[发明专利]一种降低上下电对硬件测试干扰的电路及方法

权利要求书

1.一种降低上下电对硬件测试干扰的电路，其特征在于，包括：电源单元、电压处理单元、PSU和待测硬件；

所述电压处理单元的输入端与电源单元连接；所述电压处理单元的输出端与PSU输入端相连；所述PSU的输出端与待测硬件相连；

所述电源单元，用于提供工作电源电压；所述电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花；所述PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电；所述待测硬件：用于接收PSU处理过的直流电；

所述电压处理单元包括机械开关、隔离电源模块1、第一延时电路、MOSFET1、隔离电源模块2、第二延时电路和MOSFET2；

所述机械开关靠近电源单元的一端连接电源单元的零线和火线，所述机械开关远离电源单元的一端的零线和火线连接隔离电源模块1的交流电输入端，所述机械开关远离电源单元的一端的零线和火线还连接隔离电源模块2的交流电输入端，所述隔离电源模块1的直流电输出端的正极连接第一延时电路中电阻R1的一端，所述电阻R1的另一端与第一电容C1的一端、N沟道MOSFET1的栅极相连，所述第一电容C1的另外一端与隔离电源模块1的直流电输出端的负极、N沟道MOSFET1的的源极相连，所述N沟道MOSFET1内寄生二极管D1，所述二极管D1的阳极连接MOSFET1的源极、阴极连接MOSFET1的漏极；所述MOSFET1的漏极还与电源单元火线相连，所述隔离电源模块2的直流电输出端的正极连接第二延时电路中电阻R2的一端，所述电阻R2的另一端与第二电容C2的一端、N沟道MOSFET2的栅极相连，所述第二电容C2的另外一端与隔离电源模块2的直流电输出端的负极、N沟道MOSFET2的的源极、N沟道MOSFET1的的源极相连，所述所述N沟道MOSFET2内寄生二极管D2，所述二极管D2的阳极连接MOSFET2的源极、阴极连接MOSFET2的漏极，所述MOSFET2的漏极连接PSU，所述PSU还与电源单元的零线、待测硬件相连；所述电源单元采用220V交流电。

2.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，其特征在于，所述隔离电源模块1的AC和DC采用电气隔离；所述隔离电源模块2的AC和DC采用电气隔离。

3.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，其特征在于，接通机械开关，电路从断开到连通为上电；断开机械开关，电路从连通到断开为下电。

4.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，所述PSU将电压处理单元处理过的稳定工作电压转换成12V直流电。