[发明专利]SONOS栅端控制电压产生电路

说明书

本发明公开了一种SONOS栅端控制电压产生电路，电荷泵输出端输出负高压信号，多个电阻串联连接在基准电压端与负高压VNEG信号之间，进行分压；多个开关一端依次对应连接在电阻R(K+1)与R0之间串联连接的节点上，另一端连接在一起，作为分压电压输入端；运放的反向输入端接地，正向输入端连接在电阻R(n)与R(K+1)串联节点，输出端与电荷泵相连接；一PMOS晶体管和两个NMOS晶体管依次串联；第一NMOS晶体管的栅极输入分压电压，源极与第二NMOS晶体管的漏极的连接端输出SONOS栅端控制电压信号VNEG_P，该VNEG_P是高于VNEG的负高压信号。本发明能够有效缩短SONOS栅端控制电压的建立时间。

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种SONOS(Semiconductor-Oxide-Nitride-Oxide-Semiconductor闪速存储器)栅端控制电压产生电路。

背景技术

NVM(非易失性存储器)FLASH(闪存)在高压编程操作时，会对不操作行有一种擦除类型的干扰，这种干扰现象会影响FLASH的可靠性。

为提升FLASH的可靠性，在高压编程操作时，需要将不选中行单元的WLS(栅端)端电位，由VNEG(负高压)升高到VNEG_P，该VNEG_P是高于VNEG的负高压，以降低不选中单元(cell)栅端与漏端的电压差，从而减轻干扰。

现有的产生VNEG_P电压电路(即现有的SONOS栅端控制电压产生电路)，如图1所示，由多个电阻，一PMOS晶体管PM1、一NMOS晶体管NM1、一运算放大器YF、一电荷泵DHB组成。VREF为基准电压、所述电荷泵DHB输出VNEG。

所述多个电阻R(n)、R(K+1)、R(K)…R1、R0串联连接在VREF与VNEG之间，其中，R(n)为第n个电阻，R(K)为第K个电阻，n和K为大于等于零的整数，且K小于n。

所述运算放大器YF的正相输入端连接在电阻R(n)与R(K+1)的串联节点DIV上。该运算放大器YF的反相输入端接地，其输出端与电荷泵DHB相连接。如前所述电荷泵DHB输出VNEG。

PMOS晶体管PM1的源极接地GND，其漏极与NMOS晶体管NM1的漏极相连接，其栅极输入SONOS栅端控制电压产生信号CTRL1。

多个开关S(K)…S1、S0的一端分别连接在电阻R(K+1)与R0之间串联连接的节点上，另一端作为分压电压VNEG_PP输入端与NMOS晶体管NM1的栅极端相连接。这样，在电荷泵DHB输出的VNEG与基准电压VREF之间采用电阻分压抽头的方式，将分压电压VNEG_PP输入到NMOS晶体管NM1的栅极端。该分压电压VNEG_PP经过NMOS晶体管NM1的Vt(栅端与源端阈值电压)后，在NMOS晶体管NM1的源极端生成VNEG_P，该VNEG_P多档可调。

上述电路存在的问题在于，当VNEG_P信号的负载电容过大时，VNEG_P的建立时间会过长，进而吃掉高压编程的时间，影响SONOS单元特性。

发明内容

本发明要解决的技术问题是提供一种SONOS栅端控制电压产生电路，能够有效缩短SONOS栅端控制电压的建立时间。

为解决上述技术问题，本发明的SONOS栅端控制电压产生电路，由一运算放大器、一电荷泵、一PMOS晶体管、两个NMOS晶体管、多个开关和多个电阻组成；

所述多个开关分别记为S(K)…S1、S0，所述多个电阻分别记为R(n)、R(K+1)、R(K)…R1、R0，其中，R(n)为第n个电阻，R(K)为第K个电阻，S(K)为第K个开关，n和K为大于等于零的整数，且K小于n；