[发明专利]制造具有三维布置的存储单元的半导体器件的方法

说明书

一种制造半导体器件的方法可以包括：形成堆叠结构，该堆叠结构包括堆叠在基板上的层；在堆叠结构上形成掩模图案；以及使用掩模图案来图案化堆叠结构，使得堆叠结构具有拥有台阶轮廓的端部。堆叠结构的图案化可以包括执行使用掩模图案作为蚀刻掩模蚀刻堆叠结构的垫蚀刻工艺、以及执行蚀刻掩模图案的侧壁的掩模蚀刻工艺。掩模蚀刻工艺的执行可以包括将离子束照射到掩模图案上，该离子束可以相对于掩模图案的侧壁以第一倾斜角照射，并且相对于掩模图案的顶表面以第二倾斜角照射。第一倾斜角可以不同于第二倾斜角。

技术领域

本公开的方面涉及制造半导体器件的方法，更具体地，涉及制造具有三维布置的存储单元的三维(3D)半导体器件的方法。

背景技术

半导体器件正越来越高度集成以提供优良的性能和低制造成本。半导体器件的集成密度会影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。常规二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元所占据的面积决定。因此，常规2D半导体器件的集成密度会极大地受到形成精细图案的技术的影响。然而，因为会需要极其昂贵的装置来形成精细图案，所以2D半导体器件的集成密度持续增加但仍然受到限制。

已经开发出了三维(3D)半导体器件以克服上述限制。然而，与2D半导体器件的每位成本相比，3D半导体器件的每位成本会是昂贵的，因而会期望开发能够降低每位成本并提高可靠性的工艺技术。

发明内容

本公开的方面可以提供能够简化制造工艺的制造半导体器件的方法。

本公开的方面还可以提供能够降低制造成本的制造半导体器件的方法。

在一方面，一种制造半导体器件的方法可以包括：形成堆叠结构，该堆叠结构包括垂直地堆叠在基板上的多个层；在堆叠结构上形成掩模图案；以及使用掩模图案作为蚀刻掩模图案化堆叠结构，使得堆叠结构具有拥有台阶轮廓的端部。堆叠结构的图案化可以包括执行使用掩模图案作为蚀刻掩模蚀刻堆叠结构的垫蚀刻工艺、以及执行蚀刻掩模图案的侧壁的掩模蚀刻工艺。掩模蚀刻工艺的执行可以包括将离子束照射到掩模图案上。离子束可以相对于掩模图案的侧壁以第一倾斜角照射，并且可以相对于掩模图案的顶表面以第二倾斜角照射。第一倾斜角可以不同于第二倾斜角。

在一方面，一种制造半导体器件的方法可以包括：形成堆叠结构，该堆叠结构包括垂直地堆叠在基板上的多个层；在堆叠结构上形成掩模图案；执行使用掩模图案作为蚀刻掩模蚀刻堆叠结构的垫蚀刻工艺；以及在垫蚀刻工艺之后，执行蚀刻掩模图案的侧壁以暴露堆叠结构的最上表面的一部分的掩模蚀刻工艺。掩模蚀刻工艺可以是使用离子束的离子束蚀刻工艺。离子束可以相对于掩模图案的侧壁以第一倾斜角照射，并且可以相对于掩模图案的顶表面以第二倾斜角照射。第一倾斜角可以不同于第二倾斜角。

附图说明

这里提供的发明构思将鉴于附图和所附详细描述变得更为明显。

图1是示出根据本公开的方面的制造半导体器件的方法中使用的离子束蚀刻装置的示意图。

图2和3是示出用于调节图1的离子束的倾斜角的方法的概念图。

图4A、5A、6A、7A、8A、9A、10A、11A和12A是示出根据本公开的方面的制造半导体器件的方法的俯视图。

图4B、5B、6B、7B、8B、9B、10B、11B和12B分别是沿图4A、5A、6A、7A、8A、9A、10A、11A和12A的线I-I'截取的剖视图。

图13是图12B的部分“A”的放大图。

图14是示出根据离子束的倾斜角的掩模图案的蚀刻速率的曲线图。

具体实施方式

在下文中，将参照附图详细描述这里提供的本发明构思的示例实施方式。