[发明专利]集成电路结构

说明书

本申请实施例提供一种集成电路结构。集成电路结构包括P型基底、在P型基底的深N型井区、在深N型井区上的第一N型井区、在第一N型井区的第一N型掺杂区、第二N型井区、第一P型井区与放电电路。第二N型井区与第一P型井区在P型基底中且与深N型井区分离。放电电路包括在第一P型井区的第一P型掺杂区、在第二N型井区的第一PMOS晶体管、第一电性路径以及第二电性路径。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。

技术领域

本公开有关于一种集成电路结构，且特别有关于一种具有放电电路的集成电路结构。

背景技术

集成电路(IC)变得越来越重要。数百万人使用具有集成电路的应用，例如手机、智能电话、平板电脑、笔记本电脑、个人数字助理(PDA)、无线电子邮件终端、MP3音频和视频播放器、便携式无线网络浏览器等。集成电路越来越多地包括用于信号控制以及处理的功能强大且高效的板上(on-board)数据存储和逻辑电路。

集成电路中，元件密度的增加以及各种类型的电路(例如逻辑和射频处理电路)的组合通常会增加各种电路中的噪声量。噪声在集成电路中是有害的，因为信号完整性可能会受到噪声的损害，这将导致数据遗失或是逻辑或信号处理有错误。

发明内容

本公开提供一种集成电路结构。集成电路结构包括P型基底、在P型基底的深N型井区、在深N型井区上的第一N型井区、在第一N型井区的第一N型掺杂区、第二N型井区、第一P型井区与放电电路。第二N型井区与第一P型井区在P型基底中且与深N型井区分离。放电电路包括在第一P型井区的第一P型掺杂区、在第二N型井区的第一PMOS晶体管、第一电性路径以及第二电性路径。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。

附图说明

图1是显示根据本发明一些实施例所述的集成电路的电路图；

图2A是显示根据本发明一些实施例所述的放电电路的电路图；

图2B是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；

图2C是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；

图3A是显示根据本发明一些实施例所述的放电电路的电路图；

图3B是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；

图3C是显示根据本发明一些实施例所述的集成电路的结构的剖面示意图；

图4是显示根据本发明一些实施例所述的形成图2B的集成电路的方法的简单流程图；以及

图5是显示根据本发明一些实施例所述的形成图3B的集成电路的方法的简单流程图。

符号说明

100、100A、100A1～集成电路；

110、271、272、274、275、276、277、278～电性路径；

120～电荷；

150、150A、150B～放电电路；

210～P型基底；

220～深N型井区；

230a-230c～N型井区；

240a-240d、240c1、240c2～P型井区；

250a-250h～N型掺杂区；

260a-260j～P型掺杂区；