[发明专利]用于存储连接资源的分配的装置、方法和系统以及机器可读媒体

说明书

本申请案涉及用于存储连接资源的分配的装置、方法和系统以及机器可读媒体。本文揭示用于存储连接资源的高效分配的装置和技术。当存储装置在空闲状态中时接收用于所述存储装置的主动触发。测量对应于所述存储装置的工作负载以确定所述工作负载满足阈值。响应于接收到所述主动触发和所述工作负载满足所述阈值而基于所述工作负载协商用于到所述存储装置的连接的连接参数。随后使用所述连接参数经由所述连接在所述存储装置上执行所述工作负载。

技术领域

本申请案涉及存储器装置。

背景技术

存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。

易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。

非易失性存储器可当不被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或3D XPoint^TM存储器等等。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。

两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在一实例中，阵列的一行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每一存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。

NOR和NAND架构半导体存储器阵列都是通过解码器来存取，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，选定存储器单元便使其数据值置于位线上，从而取决于特定单元经编程的状态而造成不同电流流动。在NAND架构半导体存储器阵列中，将高偏置电压施加于漏极侧选择栅极(SGD)线。以指定传递电压(例如，Vpass)驱动耦合到每一群组的未选定存储器单元的栅极的字线以使每一群组的未选定存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。电流随后从源极线通过每一串联耦合的群组流动到位线，仅受每一群组的选定存储器单元限制，从而使选定存储器单元的当前经编码数据值置于位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别地或共同地编程到一个或若干经编程状态。举例来说，单电平单元(SLC)可表示两个经编程状态(例如，1或0)中的一个，表示一个数据位。

然而，快闪存储器单元也可表示多于两个经编程状态中的一个，从而允许制造较高密度存储器而无需增加存储器单元的数目，因为每一单元可表示多于一个二进制数位(例如，多于一个位)。这些单元可称为多状态存储器单元、多数位单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个经编程状态中的一个)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如，八个经编程状态中的一个)的存储器单元，且四电平单元(QLC)可每单元存储四个数据位。MLC在本文中以其较广泛情形使用，可指代每单元可存储多于一个数据位(即，可表示多于两个经编程状态)的任何存储器单元。