[发明专利]用于空间阵列中的特权配置的处理器和方法在审
申请号: | 201811002156.8 | 申请日: | 2018-08-30 |
公开(公告)号: | CN109597459A | 公开(公告)日: | 2019-04-09 |
发明(设计)人: | K·E·弗莱明;小西蒙·C·史迪力;K·D·格洛索普 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G06F1/14 | 分类号: | G06F1/14;G06F9/38;G06F9/4401 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 李炜;黄嵩泉 |
地址: | 美国加利*** | 国省代码: | 美国;US |
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摘要: | |||
搜索关键词: | 子集 处理元件 互连网络 特权 配置控制器 空间阵列 耦合 配置的 处理器 方法和装置 方法描述 通信 输出 配置 | ||
1.一种处理器,包括:
多个处理元件;
互连网络,在所述多个处理元件之间,所述互连网络用于接收包括多个节点的数据流图的输入,其中,所述数据流图用于被覆盖到所述互连网络和所述多个处理元件中,并且每个节点被表示为所述互连网络和所述多个处理元件中的数据流操作器,并且所述多个处理元件用于当传入操作数集到达所述多个处理元件时执行操作;以及
配置控制器,耦合至所述多个处理元件的第一子集和不同的第二子集,所述多个处理元件的所述第一子集具有耦合到所述多个处理元件的所述不同的第二子集的输入的输出,其中,所述配置控制器用于将所述多个处理元件的所述第一子集与所述不同的第二子集之间的所述互连网络配置为:当特权位被设置为第一值时,不允许所述多个处理元件的所述第一子集与所述多个处理元件的所述不同的第二子集之间的所述互连网络上的通信;以及当所述特权位被设置为第二值时,允许所述多个处理元件的所述第一子集与所述多个处理元件的所述不同的第二子集之间的所述互连网络上的通信。
2.如权利要求1所述的处理器,其中,所述互连网络包括特权状态寄存器,所述特权状态寄存器在所述多个处理元件的所述第一子集与所述多个处理元件的所述不同的第二子集之间的边界处,所述特权状态寄存器用于打开和关闭所述边界处的电路以:当所述特权状态寄存器中的特权位被所述配置控制器设置为第一值时,不允许所述多个处理元件的所述第一子集与所述多个处理元件的所述不同的第二子集之间的所述互连网络上的通信;以及当所述特权状态寄存器中的所述特权位被所述配置控制器设置为第二值时,允许所述多个处理元件的所述第一子集与所述多个处理元件的所述不同的第二子集之间的所述互连网络上的通信。
3.如权利要求1所述的处理器,其中,在当所述特权位被设置为所述第一值时而不允许所述多个处理元件的所述第一子集与所述多个处理元件的所述不同的第二子集之间的所述互连网络上的通信的情况下,第一上下文用于在所述多个处理元件的所述第一子集上执行,并且第二上下文用于同时在所述多个处理元件的所述不同的第二子集上执行。
4.如权利要求1所述的处理器,其中,所述配置控制器用于:当所述特权位被设置为所述第一值时,不允许所述多个处理元件的第一子集与所述多个处理元件的所述不同的第二子集之间的所述互连网络的前向数据路径和向后流的流控制路径中的任一者上的通信,所述向后流的流控制路径与所述前向数据路径配对。
5.如权利要求1所述的处理器,其中,所述配置控制器用于:当所述特权位被设置为所述第一值时,使所述互连网络将所述多个处理元件的所述第一子集与所述多个处理元件的所述不同的第二子集之间的边界处的所有信号拉为零。
6.如权利要求1所述的处理器,其中,所述配置控制器耦合至所述多个处理元件的所述第一子集、所述不同的第二子集和不同的第三子集,所述多个处理元件的所述第一子集具有耦合至所述多个处理元件的所述不同的第二子集的输入的输出,并且所述多个处理元件的所述不同的第三子集具有耦合至所述多个处理元件的所述不同的第二子集的输入的输出,其中,所述配置控制器用于将所述多个处理元件的所述第一子集、所述不同的第二子集与所述不同的第三子集之间的所述互连网络配置为:当所述特权位被设置为所述第一值时,不允许所述多个处理元件的所述第一子集、所述不同的第二子集与所述不同的第三子集之间的所述互连网络上的通信;以及当所述特权位被设置为所述第二值时,允许所述多个处理元件的所述第一子集、所述不同的第二子集与所述不同的第三子集之间的所述互连网络上的通信。
7.如权利要求1所述的处理器,其中,所述配置控制器用于:当所述特权位被设置为所述第二值时,根据用于数据流图的第一上下文的配置信息来配置所述多个处理元件的所述第一子集和所述不同的第二子集,并且对于所请求的上下文切换,当在所述第一子集中完成了所述第一上下文的待决操作后根据用于数据流图的第二上下文的配置信息来配置所述多个处理元件的所述第一子集,并阻止第二上下文数据流从所述多个处理元件的所述第一子集的输出进入所述多个处理元件的所述不同的第二子集的输入,直到在所述多个处理元件的所述不同的第二子集中完成了所述第一上下文的待决操作。
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