[发明专利]并发多位加法器

说明书

一种系统包括非破坏性相联存储器阵列和预测器、选择器以及求和器。存储器阵列包括多个部分，每个部分包括按照行和列布置的单元，用于在部分j的同一列中存储来自第一多位数的位j和来自第二多位数的位j。所述预测器通常并发地预测每个所述部分中的多个进位输出值；并且所述选择器针对所有位选择经预测的进位输出值之一。所述求和器通常对于所有位使用经选择的进位输出值来并发地计算所述多位数的总和。

相关申请的交叉引用

本申请要求2017年8月30日递交的美国专利申请15/690,301的优先权，其通过引用并入本文。

技术领域

本发明通常涉及相联存储器(associative memory)，并且尤其涉及用于并发位相加的方法。

背景技术

在许多计算机和其他种类的处理器中，加法器不仅用在算术逻辑单元中，而且还用在其他部分中，其中它们用于计算地址、表索引、递增和递减运算符以及类似运算。

现在参考图1，示出了本领域中已知的一位全加器100和多位行波进位(ripplecarry)加法器120。一位全加器100接收三个一位值作为输入A、B和Cin，并将它们相加。一位全加器100的输出是三个输入位的计算和S以及来自该加法运算的进位输出(carry out)Cout。

多位行波进位加法器120可以用于将N位变量A和B相加。多位行波进位加法器120可以由N个一位全加器100构成。每个全加器100输入来自变量A的位A_i和来自变量B的位B_i。每个全加器还输入进位输入(carry in)C_in-i，它是前一加法器的进位输出C_out-i-1。

现在参考图2，示出了本领域已知的示例性四位行波进位加法器120，用于将两个4位变量A＝1110和B＝0101相加，并且包括四个一位全加器100：100a、100b、100c和100d。

全加器100a的输入位是A的最低有效位(LSB)(例如0)，B的LSB(例如1)，以及对于第一全加器而言被定义为0的进位输入。全加器100a可以执行计算(在该示例中为0+1+0)。全加器100a的输出位是值为1的结果位S和值为0的进位输出位C_out。全加器100a的C_out变为全加器100b的C_in。可以理解，全加器100b要仅在全加器100a的计算完成之后才开始其计算，并且相同的约束适用于包括100c和100d的所有全加器，除了第一个全加器。最后一个全加器100d的最后一个C_out被称为计算的溢出。

该示例的计算步骤是：在步骤1中，将两个变量的位0(LSB)相加，得到位S₀和进位输出位C_out-0。在步骤2中，将两个变量的位1和前一步骤的进位输出C_out-0相加，得到位S₁和进位输出位C_out-1。在步骤3中，将两个变量的位2和前一步骤的进位C_out-1相加，得到位S₂和进位输出位C_out-2。最后，在步骤4中，使两个变量的位3和前一步骤的进位C_out-2相加，得到位S₃和进位输出位C_out-3。加法运算的结果是来自所有步骤的所有位S和最后的进位输出，如果其值为1则为溢出。

可以理解，计算步骤可以仅在其所有输入值，即A_i、B_i和C_in-i，都已知时开始。A_i和B_i提前已知(来自输入数A和B的位)。第一C_in为0(这是第一步骤，没有前一步骤，因此没有值进位到该步骤)。每个步骤中的C_in值(第一个除外)仅在前一步骤的计算完成之后才知道，因为它是较前步骤的C_out。