[发明专利]半导体装置

说明书

本实施方式中的半导体装置具备第1导电型的半导体基板。垫设置在半导体基板上。内部电路设置在半导体基板上。静电放电保护元件设置在垫与内部电路之间。静电放电保护元件具备第2导电型的第1阱、第1导电型的第2阱、及第2导电型的第1电极层。第2导电型的第1阱设置在半导体基板的表面区域。第1导电型的第2阱在半导体基板的表面区域中设置在第1阱内。第2导电型的第1电极层在半导体基板的表面区域中设置在第2阱内。

相关申请

本申请享有以日本专利申请2018-010005号(申请日：2018年1月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

半导体存储器等半导体装置使用高速接口用的VLV(Very Low Voltage，极低电压)晶体管。VLV晶体管相较于LV(Low Voltage，低电压)晶体管，栅极氧化膜及栅极长度等被缩小，而在电特性方面大幅不同。因此，设置在I/O(Input/Output，输入/输出)垫周边的ESD(Electrostatic Discharge，静电放电)保护元件必须形成包含某种程度的大规模的二极管及RCTMOS(RC Trigger Metal Oxide Semiconductor，电阻-电容触发器金属氧化物半导体))的电路以使更大的放电电流流过。

然而，电流驱动能力高的二极管的布局面积增大而导致结电容(Cj)增大。结电容增大会造成高频信号泄漏而导致作为高速接口的功能变差。

发明内容

实施方式提供一种具备能够抑制高速接口的劣化并且使大电流流过的ESD保护元件的半导体装置。

实施方式中的半导体装置具备第1导电型的半导体基板。垫设置在半导体基板上。内部电路设置在半导体基板上。静电放电保护元件设置在垫与内部电路之间。静电放电保护元件具备第2导电型的第1阱、第1导电型的第2阱、及第2导电型的第1电极层。第2导电型的第1阱设置在半导体基板的表面区域。第1导电型的第2阱在半导体基板的表面区域中设置在第1阱内。第2导电型的第1电极层在半导体基板的表面区域中设置在第2阱内。

附图说明

图1是表示第1实施方式的ESD保护电路的构成例的电路图。

图2A～E是表示第1实施方式中的半导体存储器的构成例的剖视图。

图3是沿着图2B的3-3线的剖视图。

图4是沿着图2C的4-4线的剖视图。

图5是表示第1二极管的结电容(Cj)的图表。

图6是表示第2实施方式中的第1二极管的构成例的剖视图。

具体实施方式

以下，一边参照附图，一边对实施方式进行说明。对附图中的相同部分标注相同编号并适当省略其详细说明，而对不同部分进行说明。附图是示意图或概念图，各部分的比率等未必与实物相同。在说明书与附图中，对与关于已出现的附图而在上文中进行了叙述的要素相同的要素标注相同的符号并适当省略详细的说明。

(第1实施方式)