[发明专利]一种半导体器件

说明书

本申请公开了一种半导体器件，该半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。

本申请要求于2017年08月31日提交中国专利局、申请号为201710772503.4、发明名称为“一种3D NAND存储器件及其制造方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。

技术领域

本申请涉及半导体器件技术领域，尤其涉及一种半导体器件。

背景技术

3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和绝缘层结合垂直沟道孔组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。

目前，常规的3D NAND存储器中，同一存储串内的各个存储单元之间串联在一起，在对存储器进行操作时，会导致3D NAND存储器中存在较大的读取干扰、传输干扰和编辑干扰。

发明内容

有鉴于此，本申请提供了一种半导体器件，以降低半导体器件中存在较大的读取干扰、传输干扰和编辑干扰。

为了达到上述发明目的，本申请采用了如下技术方案：

一种半导体器件，包括：

衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括若干层间隔设置的栅极层以及贯穿所述堆叠结构的沟道孔；

形成于所述沟道孔侧壁的存储器层，所述存储器层包括电荷隧穿层，所述电荷隧穿层沿所述沟道孔的周向方向包括第一部分侧壁和第二部分侧壁；

位于所述沟道孔内并位于所述电荷隧穿层径向内侧的第一掺杂类型材料层和第二掺杂类型材料层；

所述第一掺杂类型材料层与第二掺杂类型材料层接触，且所述第一掺杂类型材料层覆盖所述电荷遂穿层的第一部分侧壁，所述第二掺杂类型材料层覆盖所述电荷遂穿层的第二部分侧壁；

所述第一掺杂类型材料层和所述第二掺杂类型材料层中，一个为源极，另一个为漏极。

可选地，所述第二掺杂类型材料层经过所述沟道孔的中心；

所述第一掺杂类型材料层包括第一部分和第二部分，所述第一掺杂类型材料层的第一部分和第二部分沿所述沟道孔的径向方向分别分布在所述第二掺杂类型材料层的两侧。

可选地，还包括：位于所述沟道孔底部的外延结构。

可选地，所述外延结构的材料包括：单晶硅。

可选地，用作源极的掺杂类型材料层沿所述沟道孔的轴向方向延伸至与所述外延结构接触。

可选地，在所述沟道孔的轴向方向上，用作漏极的掺杂类型材料层的底部与所述外延结构的上表面存在间隔。

可选地，所述第一掺杂类型材料层和所述第二掺杂类型材料层中的至少一层的材料为SiGe、SiC或a-Si。

可选地，所述半导体器件还包括：位于所述第二掺杂类型材料层的径向内侧的绝缘芯层。

可选地，所述存储器层还包括：位于所述电荷隧穿层径向外侧的电荷存储层；位于所述电荷存储层的径向外侧的阻挡层。