[发明专利]一种高速GII译码器的硬件架构

权利要求书

1.一种高速GII译码器的硬件架构包括：

●Interleave层面全并行，符号层面部分并行的校正子计算单元，用于接受信道传来的码字，计算出所有低阶校正子。

●关键方程计算单元仍然是interleave层面全并行。每个译码阶段，上一阶段无法译码的interleave对应的关键方程计算单元中的部分寄存器将被重新赋值。

●Interleave层面全并行，符号层面部分并行的钱搜索模块，用于计算错误位置多项式的根的数目，并由此判断每个interleave是否可译。

●Interleave层面全并行，符号层面部分并行的数值计算模块，用于计算错误数值。

●高阶嵌套校正子计算单元包括可译码的interleave的高阶校正子计算模块、所有interleave的r(α^j)计算模块和矩阵乘法模块。

●逆矩阵乘法模块用于得到转化矩阵的子矩阵的逆矩阵，并与高阶嵌套校正子相乘得到高阶校正子。

●移位网络将高阶校正子按照正确的顺序传递给对应的interleave。

●关键方程系数更新单元采用interleave全并行，用于更新不可解码的interleave的KES部分的系数。

2.如权利要求1中所述校正子计算单元，为达到高吞吐率，采用了interleave层面的全并行和符号层面的部分并行。该计算单元只计算低阶校正子，并且用这些校正子初始化关键方程计算单元，不会被存入存储单元中。

3.如权利要求1中所述关键方程计算单元，仍然是interleave层面全并行。采用riBM架构，基本计算单元数目对应于GII码的最大纠错能力的数值。

4.如权利要求1中所述钱搜索模块，该模块的并行度与校正子计算单元一致。在每一个译码阶段的最后，钱搜索利用错误位置多项式找到错误位置，并输出该interleave是否可解的标志位。

5.如权利要求1所述数值计算模块并行度与钱搜索一致，该模块计算错误数值，只在整体译码程序的最后进行计算。

6.如权利1中所述高阶嵌套校正子计算单元分为三个部分：可译码的interleave高阶校正子计算模块、所有interleave的r(α^j)计算模块和矩阵乘法模块。可译码的interleave高阶校正子计算模块在每一个译码阶段的最后与钱搜索同时进行。根据符号层面的并行度的不同，需要的时钟周期也不同。该单元根据需要的时钟周期数目和相邻层纠错能力的差值，可以设计为串行或者部分并行。所有interleave的r(α^j)计算模块也与钱搜索同时进行，该模块读取存放在存储器中的码字，计算出相应阶的r(α^j)。该模块在interleave层面采用全并行，符号层面采用部分并行。

7.如权利要求1所述逆矩阵乘法模块包括基本的矩阵乘法单元和查找表。查找表根据不可解的interleave的序号输出对应的逆矩阵的元素给矩阵乘法计算单元。

8.如权利要求1所述的关键方程系数更新单元，该单元采用类似于卷积计算的乘加计算，完成对多项式和的更新项的计算，并利用这些更新项更新关键方程计算单元。

9.如权利要求7中所述关键方程系数更新单元，该单元利用riBM算法和的系数更新规律，仅需要伽罗华域的乘加来完成运算，关键路径也是一个伽罗华域的乘加。