[发明专利]三维叠层半导体元件

说明书

本发明公开了一种三维叠层半导体元件，包括一基板和多个叠层结构形成于基板上方。各叠层结构包括：多个第一导电层和多个绝缘层交替叠置于该基板上方，以及一第二导电层。其中第一导电层为第一导电型多晶硅层且在第一方向上具有第一宽度。第二导电层形成于这些绝缘层的上方，第二导电层为第二导电型多晶硅层且在第一方向上具有第二宽度，其中，第二宽度等于第一宽度。

技术领域

本发明是有关于一种三维叠层半导体元件，且特别是有关于一种可改善接触导孔着陆的接垫结构的三维叠层半导体元件。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型快闪存储半导体元件被提出。然而，传统的三维叠层半导体元件仍有一些问题需要被解决。

例如，于传统的三维叠层半导体元件中，多晶硅通道层延伸至叠层结构上方，以供接触导孔(例如位线接触导孔)着陆，然而多晶硅通道层厚度过薄以致于增加着陆的困难，并且有阻值上升的缺点。传统工艺中一般尚需额外进行N+离子注入以降低阻值。

发明内容

本发明有关于一种三维叠层半导体元件，根据实施例，第二导电层的设置可改善接触导孔着陆的接垫结构，以及降低接触导孔的阻值。

根据一实施例，提出一种三维叠层半导体元件，包括一基板和多个叠层结构形成于基板上方。各叠层结构包括：多个第一导电层和多个绝缘层交替叠置于该基板上方，以及一第二导电层。其中第一导电层为第一导电型多晶硅层且在第一方向上具有第一宽度。第二导电层形成于这些绝缘层的上方，第二导电层为第二导电型多晶硅层且在第一方向上具有第二宽度，其中，第二宽度等于第一宽度。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图详细说明如下：

附图说明

图1A～1F绘示本发明一实施例的三维叠层半导体元件的制造方法。

图2A～2B绘示本发明一实施例的三维叠层半导体元件，于完成如图1F所示的通道结构后的后续工艺。

【符号说明】

10：基板

111：绝缘层

111-U：最上方绝缘层

112：第一导电层

112-L：最下方第一导电层

113：埋置氧化层

12：第二导电层

12a：第二导电层的上表面

13：孔洞

14：电荷捕捉材料

140：电荷捕捉层

140M：主部

140P：突出部

140a：电荷捕捉层的上表面

140b：电荷捕捉层的底表面

15：第一通道材料层

15’：图案化第一材料层

150：第一通道层

150a：第一通道层的上表面

150b：第一通道层的底表面

16：第二通道层