[发明专利]基于FPGA的混沌频率调制数字开关电源控制电路

权利要求书

1.一种基于FPGA的混沌频率调制数字开关电源控制电路，其特征在于：包括PID占空比参数计算电路、混沌序列产生电路、混沌信号处理电路、数字脉宽调制电路；所述PID占空比参数计算电路与数字脉宽调制电路进行电气连接；所述混沌序列产生电路与混沌信号处理电路进行电气连接；所述混沌信号处理电路与数字脉宽调制电路进行电气连接；所述数字脉宽调制电路与电路输出信号进行电气连接；

所述混沌序列产生电路中，延时下降沿SinglePulse1的输出端与数据选择器Multiplexe1的数据选择端口相连，数据选择器Multiplexe2的输出端与数据选择器Multiplexe1的“0”输入端相连，常数Constant1混沌映射初始值与数据选择器Multiplexe1的“1”输入端相连，数据选择器Multiplexe1的输出端分别与混沌映射函数电路的输入端和数据选择器Multiplexe2的“1”输入端相连，混沌映射函数电路的输出端与数据选择器Multiplexe2的“0”输入端相连，数据选择器Multiplexe2的数据选择端口与数字脉宽调制电路的比较器Comparator1的输出端相连，数据选择器Multiplexe2的输出端即混沌序列Nc与混沌信号处理电路相连；每当比较器Comparator1的输出端为低电平即一个新的开关周期开始时，生成一个新的混沌数；

所述混沌信号处理电路中，数据选择器Multiplexe2的输出端即混沌序列Nc与数据总线AltBus1的输入端相连，数据总线AltBus1的输出端与乘法器Product1的一个输入端相连，常数Constant2混沌频率调制度参数Re与乘法器Product1的另一个输入端相连，乘法器Product1的输出端与数据选择器Multiplexe3的“0”输入端相连，常数Constant3固定周期偏移值N’与数据选择器Multiplexe3的“1”输入端相连，输入信号In2即混沌频率调制开关信号与数据选择器Multiplexe3的数据选择端口相连，数据选择器Multiplexe3的输出端与加法器Adder1的一个输入端相连，常数Constant4周期加数N与加法器Adder1的另一个输入端相连，加法器Adder1的输出端与延时单元Delay1的输入端相连，延时单元Delay1的输出端即开关周期数N_T与数字脉宽调制电路相连；当输入信号In2即混沌频率调制开关信号为高电平时，开关周期数N_T为固定值N’+N，则开关频率为固定值f/(N’+N),其中f为数字脉宽调制电路中的累加器Inc1的工作时钟，当输入信号In2即混沌频率调制开关信号为低电平时，开关周期数N_T为混沌变化值Nc·Re+N，则开关频率为混沌调制值f/(Nc·Re+N)，每个新的开关周期，由混沌序列Nc决定开关频率，常数Constant2混沌频率调制度参数Re的大小决定了频率调制度，常数Constant2混沌频率调制度参数Re越大开关频率变化范围越大。

2.根据权利要求1所述基于FPGA的混沌频率调制数字开关电源控制电路，其特征在于：所述的PID占空比参数计算电路和数字脉宽调制电路中，输入信号In1即电源反馈信号与PID占空比参数计算电路的输入端相连，PID占空比参数计算电路的输出端即占空比参数D与比较器Comparator2的“b”输入端相连,累加器Inc1的输出端分别与比较器Comparator2的“a”输入端和比较器Comparator1的“b”输入端相连，比较器Comparator2的输出端与累加器Inc1的复位端相连，比较器Comparator1的“a”输入端与开关周期数N_T相连，比较器Comparator2的输出端与S-R触发器的“R”输入端相连，比较器Comparator1的输出端与S-R触发器的“S”输入端相连，S-R触发器的输出端Q即开关脉冲与电路输出信号相连；当累加器Inc1的复位为0开始计数即一个新的开关周期开始时，开关脉冲输出高电平，一旦累加器Inc1大于占空比参数D,开关脉冲就锁定输出低电平直到累加器Inc1大于开关周期数N_T，一个开关周期结束，然后累加器Inc1复位为0，开始一个新的开关周期。