[发明专利]晶圆级封装方法及封装结构

说明书

一种晶圆级封装方法及封装结构，方法包括：提供器件晶圆；提供承载基板，在承载基板上临时键合多个芯片，芯片具有朝向承载基板的键合面，多个芯片中待屏蔽的芯片为第一芯片，且第一芯片的数量为一个或多个；在承载基板上形成覆盖芯片的封装层；形成封装层后，去除承载基板；使键合面和器件晶圆相对设置，采用低温熔融键合工艺实现器件晶圆和芯片的键合；在封装层中形成围绕第一芯片的沟槽；在沟槽中和封装层表面形成导电材料；位于沟槽中的导电材料为导电侧壁；位于第一芯片上方封装层表面的导电材料为导电层，用于与导电侧壁构成屏蔽壳体。本发明能减小封装结构的体积和厚度，且芯片与器件晶圆之间的键合强度较高。

技术领域

本发明涉及半导体制造领域，尤其涉及一种晶圆级封装方法及封装结构。

背景技术

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System inPackage，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

由于所述裸芯片在集成电路封装结构的使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题，因此在封装制程中，通常通过在封装结构中设置屏蔽结构以减小外界磁场的干扰，然而带有屏蔽功能的集成电路存在体积和厚度较大的问题，而且目前集成电路的封装成品率也较低。

发明内容

本发明解决的问题是提供一种晶圆级封装方法及封装结构，减小所形成封装结构的体积和厚度，并提高封装成品率。

为解决上述问题，本发明提供一种封装方法，包括：提供器件晶圆；提供承载基板，在所述承载基板上临时键合多个芯片，所述芯片具有朝向所述承载基板的键合面，所述多个芯片中待屏蔽的芯片为第一芯片，且所述第一芯片的数量为一个或多个；在所述承载基板上形成覆盖所述多个芯片的封装层；形成所述封装层后，去除所述承载基板；去除所述承载基板后，使所述键合面和所述器件晶圆相对设置，采用低温熔融键合工艺实现所述器件晶圆和所述芯片的键合；在所述低温熔融键合工艺后，在所述封装层中形成围绕各个所述第一芯片的沟槽；在所述沟槽中和所述第一芯片上方的封装层表面形成导电材料；位于所述沟槽中的导电材料为导电侧壁；位于所述第一芯片上方封装层表面的导电材料为导电层，用于与所述导电侧壁构成屏蔽壳体。

相应的，本发明还提供一种封装结构，包括：器件晶圆；键合于所述器件晶圆上的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，且所述第一芯片的数量为一个或多个，所述多个芯片与所述器件晶圆通过低温熔融键合工艺相键合；封装层，位于所述器件晶圆上且覆盖所述多个芯片；导电侧壁，位于所述封装层中且围绕各个所述第一芯片；导电层，位于所述第一芯片上方的封装层表面，用于与所述导电侧壁相连构成屏蔽壳体。

与现有技术相比，本发明的技术方案具有以下优点：