[发明专利]晶圆级封装方法以及封装结构

说明书

本发明提供一种晶圆级封装方法和封装结构，所述封装方法包括：形成键合结构，所述键合结构包括：器件晶圆以及键合于所述器件晶圆的多个第一芯片；在所述多个第一芯片以及第一芯片露出的所述器件晶圆上保形覆盖绝缘层；在所述绝缘层上保形覆盖屏蔽层；在所述屏蔽层上形成封装层。所述晶圆级封装结构，包括：器件晶圆；多个第一芯片，键合于所述器件晶圆；绝缘层，保形覆盖在所述多个第一芯片以及第一芯片露出的所述器件晶圆上；屏蔽层，保形覆盖于所述绝缘层；封装层，位于所述屏蔽层上。本发明减小所形成封装结构的体积和厚度。

技术领域

本发明涉及半导体技术领域，尤其涉及一种晶圆级封装方法以及封装结构。

背景技术

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)。与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

集成电路在使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题。现有技术通过在集成电路中设置屏蔽结构减小外界磁场的干扰，然而带有屏蔽功能的集成电路存在体积和厚度较大的问题。

发明内容

本发明解决的问题是提供一种晶圆级封装方法以及封装结构，减小所形成封装结构的体积和厚度。

相应地，本发明还提供一种晶圆级封装方法，包括：形成键合结构，所述键合结构包括：器件晶圆以及键合于所述器件晶圆的多个第一芯片；在所述多个第一芯片以及第一芯片露出的所述器件晶圆上保形覆盖绝缘层；在所述绝缘层上保形覆盖屏蔽层；在所述屏蔽层上形成封装层。

可选地，所述屏蔽层为金属层或合金层。

可选地，所述屏蔽层的材料为银、铜、锡、铝、镍、锌和钨材料中的一种或多种。

可选地，通过物理气相沉积或溅射方法形成所述屏蔽层。

可选地，所述屏蔽层的厚度在0.1～10微米的范围内。

可选地，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。

可选地，通过化学气相沉积的方法形成所述绝缘层。

可选地，所述绝缘层的厚度在0.05～5微米的范围内。

可选地，通过注塑工艺形成所述封装层。

可选地，所述屏蔽层为静电屏蔽层，形成所述封装层的步骤包括：使所述封装层部分覆盖所述屏蔽层，所述封装层所露出的所述屏蔽层为接地端。

可选地，形成键合结构的步骤包括：提供多个第一芯片，所述第一芯片上形成有第一键合层；提供器件晶圆，所述器件晶圆的表面上形成有多个第二键合层；将所述第一键合层和所述第二键合层相对设置并键合，使所述第一芯片键合于所述器件晶圆。

可选地，所述第一芯片形成有第一键合层的面为芯片正面，与所述芯片正面相背的面为芯片背面；将所述第一键合层和所述第二键合层相对设置并键合之前，所述多个第一芯片的所述芯片背面临时键合于一载体晶圆；在所述多个第一芯片以及第一芯片露出的所述器件晶圆上保形覆盖绝缘层的步骤之前，解键合所述载体晶圆。