[发明专利]半导体器件及其制备方法

说明书

提供一种半导体器件，包括至少一个互连结构，所述互连结构包括基底；第一绝缘介电层，形成于所述基底上，包括导电接触；第二绝缘介电层，形成于所述第一绝缘介电层上，且具有沟槽，所述沟槽底部露出所述导电接触接触；钌扩散阻挡层，形成于所述沟槽内表面；及铜，填满所述沟槽。本发明还提供该半导体器件的制备方法。本发明通过设置钌扩散阻挡层，可以无需铜种子层即可直接电镀铜形成互连，因此可以形成更薄的扩散阻挡层，并简化制程工艺，可以获得的Cu互连平整、均匀、无空洞。

技术领域

本发明属于半导体制造技术领域，具体涉及一种半导体器件及其制备方法。

背景技术

在半导体制造业中，铜(Cu)(1.67μΩ·cm)由于具有低电阻率和优异的抗电子迁移能力，成为首选的互连材料。但Cu活性强，易扩散到电介电硅和二氧化硅中，且Cu的扩散率高，易引起很严重的金属污染问题，甚至使元件失效。

目前工艺中常以钽(Ta)和氮化钽(TaN)为阻碍Cu扩散的阻挡层(barrier layer)。然而Ta和TaN由于阻值太大无法直接电镀Cu，需要先沉积较厚的铜种子层，再电镀沉积铜导线。由于扩散阻挡层和铜种子层的台阶覆盖差，可能在间隙未充分沉积即闭合而产生“空洞”(void)。同时，由于Ta/TaN或其复合膜阻挡层阻值较高，使铜互连电阻增大，导致RC迟滞效应增加和功率消耗严重。

发明内容

鉴于以上现有技术的缺点，本发明的目的在于提供一种可直接电镀铜的阻挡层，从而形成包括在阻挡层上直接形成铜的互连结构的半导体器件。

本发明一方面提供一种半导体器件，包括至少一个互连结构，所述互连结构包括：基底；第一绝缘介电层，形成于所述基底上，包括导电接触；第二绝缘介电层，形成于所述第一绝缘介电层上，且具有沟槽，所述沟槽底部露出所述导电接触；钌扩散阻挡层，形成于所述沟槽内表面；及铜，填满所述沟槽。

根据本发明一实施方式，所述钌扩散阻挡层的厚度为5～20nm。

根据本发明的另一实施方式，所述基底包括硅、锗、锗化硅、碳化硅和砷化镓中的一种或多种。

根据本发明的另一实施方式，所述第一绝缘介电层和所述第二绝缘介电层包括氮化硅、二氧化硅及氮氧化硅中的一种或多种。

本发明另一方面提供一种半导体器件，包括至少一个互连结构，包括：基底；第一导电层，形成于所述基底上；第二绝缘介电层，形成于所述第一导电层上，且具有沟槽，所述沟槽底部露出所述第一导电层；钌扩散阻挡层，形成于所述沟槽内表面；及铜，填满所述沟槽。

本发明另一方面还提供一种制备半导体器件的方法，包括如下步骤：提供具有互连沟槽的基底；在所述沟槽内表面形成钌扩散阻挡层；以及在所述钌扩散阻挡层上进行电镀铜形成互连。

根据本发明一实施方式，通过物理气相沉积形成所述钌扩散阻挡层。

根据本发明另一实施方式，所述物理气相沉积为在气体流量为10～30sccm的氦气或氪气气氛下，直流电源功率为10KW～30KW；射频电源功率为200～600W，沉积5～30s。

根据本发明另一实施方式，电镀铜的厚度为

本发明另一方面又提供一种制备半导体器件的方法，包括如下步骤：提供基底；在所述基底上形成第一导电层；在所述第一导电层上形成具有沟槽的第二绝缘介电层，所述沟槽底部露出所述第一导电层；在所述沟槽内表面形成钌扩散阻挡层；以及在所述钌扩散阻挡层上进行电镀铜形成互连。