[发明专利]通过DC偏压调制的颗粒产生抑制器

说明书

本公开的实施例总体上涉及用于减少处理腔室中的颗粒产生的设备与方法。在一个实施例中，该方法总体上包括：在通电的顶部电极与接地的底部电极之间产生等离子体，其中该顶部电极平行于该底部电极；以及在膜沉积工艺期间对通电的顶部电极施加恒定为零的DC偏压电压，以最小化该通电的顶部电极与等离子体之间的电位差和/或该接地的底部电极与等离子体之间的电位差。最小化等离子体与电极之间的电位差减少颗粒产生，因为减小了这些电极的鞘区域中的离子的加速，且最小化离子与这些电极上的保护性涂覆层的碰撞力。因此，减少了基板表面上的颗粒产生。

本申请是申请日为2014年10月15日、申请号为201480065285.5、题为“通过DC偏压调制的颗粒产生抑制器”的分案申请。

技术领域

本公开的实施例总体上涉及用于减少处理腔室中的颗粒产生的设备与方法。

背景技术

在半导体器件的制造中，等离子体腔室通常用于执行各种制造工艺，诸如蚀刻、化学气相沉积(CVD)与溅射。通常，当处理气体的混合物持续流入腔室中且电源将气体激发到等离子体状态时，真空泵维持腔室内的非常低的压强。工艺气体混合物的组成被选择成实行期望的制造工艺。

已经观察到，传统的等离子体处理腔室设计之一(其中在位于气体分配板的上的两个平行电极之间产生等离子体)会由于对电极的离子轰击而导致基板表面上的不想要的颗粒污染。在需要较高的RF输入功率(例如，超过550W)的沉积工艺中，一旦已创建等离子体，高的自感应的负DC偏压就自然地建立在通电的电极处。等离子体与自感应的负DC偏压之间的电位差在通电的电极处或附近形成鞘(sheath)电压。此鞘电压导致等离子体内的正离子朝向通电的电极加速，导致对通电的电极的离子轰击。在通电的电极包括保护性涂覆层的情况中，保护性涂覆层的一部分会由于离子轰击而剥落并且污染基板表面。虽然可使用较低的输入功率来产生等离子体(并且因此减少颗粒污染)，但是将降低膜沉积速率，这进而会降低工艺生产率。

因此，本领域中需要一种设备与工艺，可以有效地减少基板表面上的污染颗粒的产生并且维持高工艺生产率(即使是利用高等离子体功率)，而不会显著增加处理或硬件成本。

发明内容

本公开的实施例总体上涉及用于减少处理腔室中的颗粒产生的设备与方法。在一个实施例中，提供了用于减少处理腔室中的颗粒产生的方法。该方法包括：在顶部电极与底部电极之间产生等离子体，其中该顶部电极基本上平行于该底部电极；以及在膜沉积工艺期间对该顶部电极施加恒定为零的DC偏压电压。

在另一实施例中，提供了用于减少处理腔室中的颗粒产生的方法。该方法包括：在顶部电极与底部电极之间产生等离子体，其中该顶部电极基本上平行于该底部电极；监测在该顶部电极处产生的DC偏压电压以获得DC偏压反馈信号；基于该DC偏压反馈信号来控制在该顶部电极处的DC偏压电压极性，以在膜沉积工艺期间调整该顶部电极与该等离子体之间的电位差和/或该底部电极与该等离子体之间的电位差。

在又另一实施例中，提供了一种用于处理基板的设备。该设备包括：腔室主体；盖组件，该盖组件设置在该腔室主体上方，该盖组件包括顶部电极与底部电极，该底部电极定位成基本上平行于该顶部电极；气体分配板，该气体分配板设置在基板处理区域与该盖组件之间；以及基板支撑件，该基板支撑件设置在该腔室主体内，该基板支撑件支撑该基板处理区域中的基板，其中该顶部电极电连接至射频(RF)电源与DC偏压调制配置，且该DC偏压调制配置配置成在膜沉积工艺期间以恒定为零的DC偏压电压来操作该顶部电极。

附图说明

因此，为了可详细地理解本发明的上述特征的方式，可通过参照实施例对上文中简要概述的本公开进行更特定的描述这些实施例中的一些在附图中示出。然而，注意到，附图仅示出本公开的典型实施例，因此此附图不被视为限制本公开的范围，因为本公开可承认其他等效的实施例。

图1是根据本公开的实施例的可用于处理半导体基板的处理腔室的示意性横剖面视图。