[发明专利]一种高性能加解密运算能力扩展方法及系统

权利要求书

1.一种高性能加解密运算能力扩展方法，其特征在于，所述高性能加解密运算能力扩展方法包括：

主处理器通过系统通讯将需要加解密的数据和加解密操作的程序调用传输给FPGA主控器，FPGA主控器接收需要加解密的数据并进行缓存；

FPGA主控器对来自主处理器的程序调用进行解析并分解为系列子过程，所述子过程分为两部分，第一部分是由多核CPU调用高性能加解密电路进行加解密运算操作，第二部分是FPGA主控器调用安全芯片，由安全芯片生成当前加解密运算所需要的次级密钥；

FPGA主控器向安全芯片发送对应的命令调用和需要加解密的数据，安全芯片根据自身存储的根密钥和来自FPGA主控器的输入数据，生成当前加解密运算所需要的次级密钥，并将运算结果反馈给FPGA主控器，其中，所述根密钥不离开所述安全芯片；

FPGA主控器按照安全芯片反馈的次级密钥，调用高性能加解密电路完成对应的加解密运算，并将最终的运算结果发送给主处理器；

所述主处理器通过系统通讯将需要加解密的数据和加解密操作的程序调用传输给FPGA主控器，FPGA主控器接收需要加解密的数据并进行缓存之前还包括：

预先在所述主处理器与所述安全芯片之间设置一用于进行数据处理的FPGA主控器；

所述FPGA主控器包括高安全应用程序、微内核操作系统、多核CPU和高性能加解密电路；

当调用高性能加解密电路的高安全等级的应用程序时由FPGA主控器执行；

微内核操作系统用于控制调用加解密运算的高安全应用程序的安全执行；

多核CPU为双核或者三核的多核CPU，用于适时地停止安全应用程序和加解密运算的执行，清除存储器中保存的安全敏感信息；

所述微内核操作系统进行针对安全性的形式验证；

FPGA主控器微架构设计中采用时间和空间隔离消除信息泄露侧信道；

将FPGA芯片的配置代码文件进行加密保护，同时禁用FPGA芯片中的扫描链。

2.根据权利要求1所述的高性能加解密运算能力扩展方法，其特征在于，FPGA主控器与主处理器之间通过系统通讯与程序调用构成对等的分布式并行处理关系。

3.根据权利要求1所述的高性能加解密运算能力扩展方法，其特征在于，多核CPU采用双核螺旋结构，当检测出恶意软件的攻击行为时，适时地停止安全应用程序的执行和加解密运算的执行，清除存储器中保存的安全敏感信息，控制相关密钥和加解密运算安全执行。

4.根据权利要求1所述的高性能加解密运算能力扩展方法，其特征在于，多核CPU采用三核冗余结构，当检测出恶意软件的攻击行为时，适时地停止安全应用程序的执行和加解密运算的执行，清除存储器中保存的安全敏感信息，控制相关密钥和加解密运算安全执行。

5.一种高性能加解密运算能力扩展系统，其特征在于，所述高性能加解密运算能力扩展系统包括：

主处理器，用于通过系统通讯将需要加解密的数据和加解密操作的程序调用传输给FPGA主控器；

FPGA主控器，用于接收需要加解密的数据并进行缓存，将来自主处理器的程序调用进行解析并分解为系列子过程，向安全芯片发送对应的命令调用和需要加解密的数据，并按照安全芯片反馈的次级密钥，调用高性能加解密电路完成对应的加解密运算，并将最终的运算结果发送给主处理器；

安全芯片，用于根据自身存储的根密钥和来自FPGA主控器的输入数据，生成当前加解密运算所需要的次级密钥，并将运算结果反馈给FPGA主控器，其中，所述根密钥不离开所述安全芯片；

用于数据处理的所述FPGA主控器设置在所述主处理器与所述安全芯片之间；

所述FPGA主控器包括高安全应用程序、微内核操作系统、多核CPU和高性能加解密电路；

调用高性能加解密电路的高安全等级的应用程序时由FPGA主控器执行；

微内核操作系统用于控制调用加解密运算的高安全应用程序的安全执行；

多核CPU为双核或者三核的多核CPU，用于适时地停止安全应用程序和加解密运算的执行，清除存储器中保存的安全敏感信息；

所述微内核操作系统进行针对安全性的形式验证；

FPGA主控器微架构设计中采用时间和空间隔离消除信息泄露侧信道；

将FPGA芯片的配置代码文件进行加密保护，同时禁用FPGA芯片中的扫描链。