[发明专利]介电质层中的空洞检测方法及半导体器件的制造方法

说明书

本发明提供了一种介电质层中的空洞检测方法及半导体器件的制造方法，所述介电质层中的空洞检测方法包括：首先，提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；然后，去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；最后，扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。本发明的技术方案能快速准确地检测出所述介电质层中的桥接缺陷的位置和数量，以获得所述介电质层中的空洞的位置和数量，进而加快了半导体器件的研发进度及提升了半导体器件的良率，最终节省了成本。

技术领域

本发明涉及集成电路制造领域，特别涉及一种介电质层中的空洞检测方法及半导体器件的制造方法。

背景技术

在芯片的结构中，介电质层(ILD)中的导电接触插栓(CT)起到关键的连接作用，导电接触插栓的性能是影响芯片性能的关键因素。但是，实际制造芯片时，在沉积介电质层的过程中，可能会在介电质层中产生空洞(Void)，在刻蚀介电质层形成多个用于填充导电接触插栓的接触孔时，产生的空洞可能会导致2个或2个以上相邻的接触孔连通，当在这些接触孔中填充钨等金属时，金属也会填充到与接触孔连通的介电质层的空洞中，导致形成的导电接触插栓之间桥接(CT bridge)而发生并联，最终导致产品良率下降。介电质层中产生空洞的原因包括：

1、芯片的结构设计问题：芯片的介电质层中通常会形成有很多MOS场效应晶体管结构，且一般每个MOS场效应晶体管的栅极、源极和漏极上均需要形成导电接触插栓，但是，栅极和栅极之间的间隙很小，在沉积介电质的时候较容易在栅极间隙内形成空洞。如果栅极(其侧壁上可以已经覆盖有侧墙)是上窄下宽的形状，则相邻的两个栅极的侧壁都向着间隙方向倾斜，随着栅极侧壁设计的倾斜角度的增大，栅极和栅极之间的间隙会变小，而且介电质在向栅极间隙中沉积的时候可能会提前将栅极间隙闭合，进而使得顶部最后沉积的介电质和底部已经沉积的介电质之间形成空洞，如图1a，图1a是介电质层中的空洞位置的纵向截面示意图，从图1a中可看出，沉积的介电质层I1在栅极G1和G2之间形成了空洞V1。因此，芯片的结构中栅极之间的间隙及栅极侧壁的倾斜角度的设计可能会导致沉积的介电质层中产生空洞。

2、CVD工艺的设计问题：例如CVD机台上设定的介电质的沉积速度过快时，可能导致介电质在栅极和栅极之间的间隙中快速堆叠，从而在堆叠的介电质和底部已沉积的介电质之间形成空洞。所以，CVD工艺的设计可能会导致介电质层中产生空洞。