[发明专利]半导体存储器装置和包括半导体存储器装置的存储器系统

权利要求书

1.一种执行写入训练操作的半导体存储器装置，所述写入训练操作包括第一训练操作和第二训练操作，所述半导体存储器装置包括：

第一数据缓冲器，耦合在第一焊盘和第一先进先出FIFO寄存器之间，并且第一数据缓冲器在第一训练操作期间响应于第一FIFO寄存器写入命令通过第一焊盘接收数据掩码反转信号以及将接收的数据掩码反转信号存储在第一FIFO寄存器中；和

第二数据缓冲器，耦合在第二焊盘和第二先进先出FIFO寄存器之间，并且第二数据缓冲器在第二训练操作期间响应于第二FIFO寄存器写入命令通过第二焊盘接收写奇偶校验信号以及将接收的写奇偶校验信号存储在第二FIFO寄存器中，

其中，在第一训练操作期间响应于第一FIFO寄存器读取命令，第一数据缓冲器通过第一焊盘输出存储在第一FIFO寄存器中的数据掩码反转信号，以及在第二训练操作期间响应于第二FIFO寄存器读取命令，第一数据缓冲器通过第一焊盘输出存储在第二FIFO寄存器中的奇偶校验信号。

2.如权利要求1所述的半导体存储器装置，其中第二数据缓冲器在第一训练操作期间响应于第一FIFO寄存器读取命令，通过第二焊盘输出第一读数据选通(RDQS)信号，以及第二数据缓冲器在第二训练操作期间响应于第二FIFO寄存器读取命令，通过第二焊盘输出第二读数据选通(RDQS)信号。

3.如权利要求2所述的半导体存储器装置，其中第一数据缓冲器在第一训练操作期间响应于第一FIFO寄存器读取命令，与第一RDQS信号同步地输出数据掩码反转信号，以及第一数据缓冲器在第二训练操作期间响应于第二FIFO寄存器读取命令，与第二RDQS信号同步地输出写奇偶校验信号。

4.如权利要求3所述的半导体存储器装置，还包括第三数据缓冲器，耦合在第三焊盘和第三先进先出FIFO寄存器之间，第三数据缓冲器响应于第一FIFO寄存器写入命令通过第三焊盘接收第一数据信号以及将接收的第一数据信号存储在第三FIFO寄存器中，以及响应于第一FIFO寄存器读取命令，通过第三焊盘输出存储在第三FIFO寄存器中的第一数据信号。

5.如权利要求4所述的半导体存储器装置，其中第三数据缓冲器响应于第二FIFO寄存器写入命令通过第三焊盘接收第二数据信号以及将接收的第二数据信号存储在第三FIFO寄存器中，以及响应于第二FIFO寄存器读取命令，通过第三焊盘输出存储在第三FIFO寄存器中的第二数据信号。

6.如权利要求5所述的半导体存储器装置，其中，在写入训练操作期间，第一数据缓冲器到第三数据缓冲器的每个还接收通过第四焊盘接收的写时钟信号并且通过切换写时钟信号锁存数据掩码反转信号，写奇偶校验信号和第一数据信号和第二数据信号中的对应一个以及将锁存的信号分别存储在第一FIFO寄存器到第三FIFO寄存器中。

7.如权利要求6所述的半导体存储器装置，其中，第一数据缓冲器到第三数据缓冲器利用在写时钟信号与数据掩码反转信号，写奇偶校验信号和第一数据信号和第二数据信号中的每个之间的调整的相位关系重复写入训练操作。

8.如权利要求1所述的半导体存储器装置，还包括模式寄存器，所述模式寄存器被编程为设置所述半导体存储器装置的第一训练操作和第二训练操作中的一个。

9.如权利要求8所述的半导体存储器装置，其中第一FIFO寄存器写入命令和第二FIFO寄存器写入命令包括设置所述半导体存储器装置的第一训练操作和第二训练操作中的一个的信息。

10.如权利要求8所述的半导体存储器装置，其中第一FIFO寄存器读取命令和第二FIFO寄存器读取命令包括设置所述半导体存储器装置的第一训练操作和第二训练操作中的一个的信息。

11.如权利要求1所述的半导体存储器装置，其中写奇偶校验信号是循环冗余码CRC。