[发明专利]一种高速低抖动的鉴频鉴相器及时钟数据恢复电路

权利要求书

1.一种高速低抖动的鉴频鉴相器，其特征在于：包括产生Q路信号的Q路Bang-Bang型PD、产生I路信号的Alexander PD和三态输出FD；所述Q路Bang-Bang型PD包括DFF6、DFF7和DFF8；所述Alexander PD包括DFF1、DFF2、DFF3、DFF4、DFF 5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang-Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器；

所述Q路Bang-Bang型PD中，时钟信号CLK_Q经过DFF7上升沿采样输入信号DATA_IN得到的数据，时钟信号CLK_Q经过DFF6下降沿采样输入信号DATA_IN得到的数据，经过DFF8进行下降沿采样得到输出信号PD_A；

所述I路Bang-Bang型PD中，时钟信号CLK_I经过DFF1上升沿采样输入信号DATA_IN得到的数据，时钟信号CLK_I经过DFF3下降沿采样输入信号DATA_IN得到的数据，经过DFF5进行下降沿采样得到输出信号PD_B；

所述输出信号PD_A对输出信号PD_B经过Latch2进行高电平锁存后反向输入到三态选择器的D1端口，输出信号PD_B对输出信号PD_A经过Latch2进行低电平锁存输入到三态选择器的D2端，经过三态选择器输出一对差分信号FDup,FDdw；

时钟信号CLK_I经由DFF1对输入信号DATA_IN进行上升沿采样得到S3信号；时钟信号CLK_I经由DFF3对输入信号DATA_IN进行下降沿采样得到S0信号；时钟信号CLK_I经由DFF2对S0信号进行上升沿采样得到S1信号；时钟信号CLK_I经由DFF4对S3信号进行上升沿采样得到S2信号；最后S1信号与S2信号进入XOR1，S2信号与S3信号进入XOR2。

2.根据权利要求1所述的高速低抖动的鉴频鉴相器，其特征在于：所述差分信号FDup,FDdw为(0,1)、(1,0)和(1,1)时，分别表示时钟频率相对于输入信号DATA_IN落后、超前和相等。

3.根据权利要求1所述的高速低抖动的鉴频鉴相器，其特征在于：将XOR2和XOR1输出的信号标记为Early,Late，所述Early,Late的值为(1,0)、(0,1)和(0,0)。

4.一种高速低抖动的时钟数据恢复电路，其特征在于：包括权利要求1所述的高速低抖动的鉴频鉴相器、V/I FD模块、V/I PD模块和双端控制型VCO；所述鉴频鉴相器输出的FDup,FDdw信号作为V/I FD模块的输入信号，V/I FD模块的输出信号接入双端控制型VCO的粗调端，粗调端的压控增益K_VCO较大，用于加快锁定时间；所述鉴频鉴相器输出的Early,Late作为V/I PD模块的输入信号，V/I PD模块的输出信号接入双端控制型VCO的细调端，细调端的压控增益K_VCO较小，用于相位锁定。

5.根据权利要求4所述的高速低抖动的时钟数据恢复电路，其特征在于：所述V/I PD模块与V/I FD模块采用差分输入单端输出的cascode电流源结构。