[发明专利]集成电路结构

说明书

本公开实施例提供一种集成电路结构，包括：第一栅极，覆盖主动区域中的第一通道区域；第一晶体管，包括第一通道区域、第一源极区域、第一漏极区域、及第一栅极；导电接点，直接连接第一晶体管的第一漏极区域；第二栅极，与第一栅极相隔，第二栅极覆盖第二通道区域；第二晶体管，包括第二通道区域、第二源极区域、第二漏极区域、及第二栅极；导电导孔，直接连接第二栅极；扩大导电导孔，覆盖导电接点及导电导孔，使彼此电性连接，扩大导电导孔从导电接点至导电导孔于一平面延伸；及第一电性绝缘层，包围扩大导电导孔。

技术领域

本发明实施例涉及一种半导体元件，且特别有关于一种集成电路结构。

背景技术

微处理器，包括同系列微控制器、特定应用集成电路(ASIC)、及各种在单一晶粒上具有一或多个中央处理单元(CPU)的芯片，通常包括一区块的静态随机存取存储器。当微处理器包括一区块的静态随机存取存储器时，一些制造微处理器所进行的制程亦可用于制造静态随机存取存储器。为了实现此目标，应设计静态随机存取存储器使其与用于制造微处理器的制程技术相容。在建构微处理器时可用的不同材料层应使用于静态随机存取存储器中。与独立制造的静态随机存取存储器芯片相比，这带来了不同的挑战。

若制造微处理器时，静态随机存取存储器单元可使用相同罩幕(mask，掩模)、材料、沉积制程步骤、绝缘层、及其他制程技术建构，可省去为静态随机存取存储器单元的内部结构建构特殊的罩幕及制程步骤，同时减少了制作微处理器芯片的总罩幕数。

发明内容

本发明实施例提供一种集成电路结构，包括：基板；半导体主动区域，覆盖于基板上；第一栅极，覆盖主动区域中的第一通道区域；第一晶体管，包括第一通道区域、邻近主动区域中第一通道区域的第一侧的第一源极区域、邻近第一通道区域的第二侧的第一漏极区域、及第一栅极；导电接点，直接连接第一晶体管的第一漏极区域；第二栅极，与第一栅极相隔，第二栅极覆盖第二通道区域；第二晶体管，包括第二通道区域、邻近主动区域中第二通道区域的第一侧的第二源极区域、邻近第二通道区域的第二侧的第二漏极区域、及第二栅极；导电导孔，直接连接第二栅极；扩大导电导孔，覆盖导电接点及导电导孔，使彼此电性连接，扩大导电导孔从导电接点至导电导孔于平面延伸；及第一电性绝缘层，包围扩大导电导孔。

附图说明

以下将配合说明书附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1A示出6晶体管-静态随机存取存储器单元的电路图。

图1B根据现有技术示出静态随机存取存储器单元布局的俯视图。

图1C为沿图1B中线段1C-1C截取的剖面图。

图2A根据一些实施例示出制造静态随机存取存储器单元第一步骤中所制造部分的布局的俯视图。

图2B为沿图2A中线段2B-2B截取的剖面图。

图3A根据一些实施例示出制造静态随机存取存储器单元后续步骤的布局的俯视图。

图3B为沿图3A中线段3B-3B截取的剖面图。

图4A根据一些实施例示出制造静态随机存取存储器单元后续步骤的布局的俯视图。

图4B为沿图4A中线段4B-4B截取的剖面图。

图5A根据一些实施例示出制造静态随机存取存储器单元后续步骤的布局的俯视图。

图5B为沿图5A中线段5B-5B截取的剖面图。

图5C为在制程中不同阶段沿图5A中线段5B-5B截取的剖面图。