[发明专利]存储器结构

说明书

本发明涉及一种存储器结构，所述存储器结构包括：衬底层，所述衬底层具有相对的第一表面和第二表面，所述衬底层内形成有导电区域，所述导电区域的顶部朝向所述衬底层的第一表面，所述导电区域的底部朝向所述衬底层的第二表面；存储层，所述存储层位于所述衬底层的第一表面上；隔离结构，贯穿所述衬底层，且位于所述导电区域边缘，包围所述导电区域设置，用于隔离所述导电区域与所述隔离结构外围的衬底层；所述导电区域包括：位于所述导电区域底部的屏蔽层，以及位于所述屏蔽层上方的P型掺杂阱。所述存储器的性能得到提高。

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器结构。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

3D NAND的存储阵列形成于衬底表面，所述衬底通常为P型衬底，所述衬底内还形成有掺杂阱，包括N型掺杂阱和位于所述N型掺杂阱内的P型掺杂阱。所述掺杂阱与衬底构成PNP型掺杂结构。在对3D NAND存储器进行擦除操作时，需要向所述掺杂阱提供高压。而所述掺杂阱容易与衬底之间以及相邻掺杂阱之间产生漏电等问题，影响存储器的性能。

发明内容

本发明所要解决的技术问题是，提供一种存储器结构，能够提高存储器的性能。

本发明提供一种存储器结构，包括：衬底层，所述衬底层具有相对的第一表面和第二表面，所述衬底层内形成有导电区域，所述导电区域的顶部朝向所述衬底层的第一表面，所述导电区域的底部朝向所述衬底层的第二表面；存储层，所述存储层位于所述衬底层的第一表面上；隔离结构，贯穿所述衬底层，且位于所述导电区域边缘，包围所述导电区域设置，用于隔离所述导电区域与所述隔离结构外围的衬底层；所述导电区域包括：位于所述导电区域底部的屏蔽层，以及位于所述屏蔽层上方的P型掺杂阱。

可选的，所述屏蔽层为金属层或N型重掺杂层。

可选的，所述屏蔽层与所述衬底层的第二表面共面。

可选的，所述P型掺杂阱包括P型重掺杂区和位于所述P型重掺杂区内的P型掺杂区。

可选的，所述存储层内形成有第一接触部，所述第一接触部连接至所述P型重掺杂区。

可选的，所述导电区域还包括位于所述P型掺杂阱外围的N型重掺杂区。

可选的，所述存储层内还形成有第二接触部，所述第二接触部连接至所述N型重掺杂区。

可选的，所述隔离结构包括贯穿所述衬底层的隔离沟槽和填充满所述隔离沟槽的隔离材料。

可选的，所述存储层内形成有存储堆叠结构以及贯穿所述存储堆叠结构的若干沟道孔结构，所述沟道孔结构底部位于所述P型掺杂区表面。

可选的，还包括：位于所述衬底层第二表面的介质层，所述隔离结构还贯穿所述介质层。

本发明的存储器结构的衬底层内的导电区域周围形成有隔离结构，作为导电区域与外围衬底层之间的物理隔离，从而避免所述导电区域向外漏电；并且通过所述导电区域底部的屏蔽层，屏蔽导电区域下方的电荷，提高存储器的擦除操作的擦除效率。

附图说明

图1至图4为本发明一具体实施方式的存储器结构的形成过程的结构示意图；

图5至图9为本发明一具体实施方式的存储器结构的形成过程的结构示意图。

具体实施方式