[发明专利]垂直双扩散半导体元器件及其制造方法

说明书

本发明涉及一种垂直双扩散半导体元器件的制造方法及垂直双扩散半导体元器件，在P阱内形成N型源区，在多晶硅栅的上表面、多晶硅栅的侧面及栅氧化层上形成第一二氧化硅层，第一二氧化硅层的厚度范围为在第一二氧化硅层上形成氮化硅层，氮化硅层的厚度范围为在P阱内形成P型体区。通过降低氮化硅层的厚度来降低氮化硅层对半导体衬底的压力，从而有效降低了半导体衬底的晶体缺陷，进而有效防止垂直双扩散半导体元器件漏电失效。通过形成的第一二氧化硅层可以有效抑制在P阱表面掺杂P型杂质的过程中，抑制该P型杂质向垂直双扩散半导体元器件的沟道扩散，保证了该垂直双扩散半导体元器件的开启电压。

技术领域

本发明涉及半导体制造领域，特别是涉及一种垂直双扩散半导体元器件的制造方法及垂直双扩散半导体元器件。

背景技术

垂直双扩散金属氧化物半导体场效应晶体管(Vertical Double-diffused MetalOxide Semiconductor，VDMOS)的漏电失效(即IDSS失效)会导致VDMOS器件无法正产生使用。发明人经实验研究发现，造成漏电失效的主要原因是VDMOS器件的元胞区侧面存在大量的晶体缺陷，不仅深度深而且数量比较多。

发明内容

基于此，有必要提供一种能有效防止垂直双扩散半导体元器件漏电失效的垂直双扩散半导体元器件的制造方法及垂直双扩散半导体元器件。

一种垂直双扩散半导体元器件的制造方法，包括：

提供半导体衬底，所述半导体衬底内形成有P阱，所述半导体衬底上形成有栅极，所述栅极包括栅氧化层和设于所述栅氧化层上的多晶硅栅；

在所述P阱内形成N型源区；

在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上形成第一二氧化硅层，所述第一二氧化硅层的厚度范围为

在所述第一二氧化硅层上形成氮化硅层，所述氮化硅层的厚度范围为

在所述P阱内形成P型体区，所述P型体区与所述N型源区分离。

在其中一个实施例中，所述P阱设于外延层内，所述栅极设于所述外延层上。

在其中一个实施例中，在所述P阱内形成P型体区的步骤之后，还包括：

在所述氮化硅层上形成第二二氧化硅层；

在所述半导体衬底背面形成N型漏区。

在其中一个实施例中，所述在所述氮化硅层上形成第二二氧化硅层的步骤，包括：

通过常压化学气相沉积工艺，在所述氮化硅层上淀积所述第二二氧化硅层。

在其中一个实施例中，所述在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上形成第一二氧化硅层的步骤，包括：

通过第一低压化学气相沉积工艺，使用正硅酸乙酯在所述多晶硅栅的上表面、所述多晶硅栅的侧面及所述栅氧化层上淀积所述第一二氧化硅层。

在其中一个实施例中，所述在所述第一二氧化硅层上形成氮化硅层的步骤，包括：

通过第二低压化学气相沉积工艺，在所述第一二氧化硅层上淀积所述氮化硅层。

在其中一个实施例中，通过在所述P阱表面掺杂P型杂质，在所述P阱内形成所述P型体区，所述P型杂质包括硼，所述P型杂质的注入能量为120×(1-10％)Kev至120×(1+10％)Kev之间，P型杂质的注入剂量为3×10¹⁵×(1-10％)离子数/cm²至3×10¹⁵×(1+10％)离子数/cm²之间

另一方面，本发明还提出一种垂直双扩散半导体元器件，包括：