[发明专利]包括静电放电保护图案的半导体器件及其制造方法

说明书

提供了包括静电放电保护图案的半导体器件及其制造方法。所述半导体器件可包括在基板上的前道工序区，其中，所述前道工序区可包括静电放电保护电路和与所述静电放电保护电路电连接的集成电路。后道工序区可在所述前道工序区上，并且静电放电保护图案可在所述基板的划片区上。所述静电放电保护图案可包括下部图案，所述下部图案沿着所述基板延伸并且具有暴露在所述后道工序区外部的侧表面。通路可电连接到所述下部图案并且垂直于所述基板延伸，并且上部图案可电连接到所述通路。

相关申请的交叉引用

本专利申请要求于2017年9月28日提交的第10-2017-0126229号韩国专利申请的优先权，该韩国专利申请的全部内容以引用方式并入本文。

技术领域

本发明构思涉及半导体器件，更具体地，涉及半导体器件的静电放电保护。

背景技术

半导体器件在制造或使用期间可能遭遇不期望的静电放电事件。因为静电放电事件会使半导体器件的电特性劣化，所以这些器件可包括防静电放电事件的措施。

发明内容

发明构思的实施例可提供包括静电放电保护图案的半导体器件及其形成方法。根据这些实施例，一种半导体器件可包括在基板上的前道工序区，其中，所述前道工序区可包括静电放电保护电路和与所述静电放电保护电路电连接的集成电路。后道工序区可在所述前道工序区上，并且静电放电保护图案可在所述基板的划片区上。所述静电放电保护图案可包括下部图案，所述下部图案沿着所述基板水平延伸并且具有暴露在所述后道工序区外部的侧表面。通路可电连接到所述下部图案并且垂直于所述基板延伸，并且上部图案可电连接到所述通路。

在一些实施例中，一种半导体器件可包括在基板上的半导体集成电路，其中，电连接区可在所述半导体集成电路上并且具有在所述基板的划片区中的侧表面，其中，所述侧表面可与所述基板的侧表面共面。电保护图案可在所述基板的划片区上，其中，所述电保护图案可包括：下部图案，所述下部图案沿着所述基板延伸并且包括通过所述电连接区的侧表面暴露的暴露部分；通路，所述通路与所述下部图案电连接，并且被构造成因比施加到所述半导体集成电路的电测试电压大的放电而自动断裂；以及上部图案，所述上部图案电连接到所述通路并且不通过所述电连接区的侧表面暴露。

在一些实施例中，一种制造半导体器件的方法可包括：提供半导体晶片，所述半导体晶片包括多个芯片区和将所述多个芯片区彼此分离的划片道。可在所述划片道上形成测试信号输入结构，其中，所述测试信号输入结构可包括朝向所述半导体晶片凹进的中心井形部分，并且所述测试信号输入结构可与所述半导体晶片分隔开。所述半导体晶片可被切割成多个半导体芯片，以将所述测试信号输入结构转变成多个静电放电保护图案，每个所述静电放电保护图案具有通过在所述切割期间形成的所述半导体芯片的侧表面而部分地暴露的L形。

附图说明

图1A是示出根据发明构思的示例性实施例的半导体晶片的俯视图。

图1B是示出图1A的一部分的俯视图。

图1C是示出图1A的一部分的俯视图。

图2A至图2D是显示了根据发明构思的示例性实施例的制造半导体器件的方法的剖视图。

图3A至图3D是分别显示了图2A至图2D的一部分的透视图。

图4A和图4B是根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构的示意图。

图5A至图5F是根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构的示意图。

图6A和图6B示出的概念图显示了根据发明构思的示例性实施例的保护半导体器件免受静电放电的原理。

图7A和图7B是根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构的示意图。