[发明专利]一种逐次逼近模数转换器

说明书

本发明公开一种逐次逼近模数转换器，包括：DAC、比较器、输出寄存器和数字控制逻辑，其中，DAC的输入端连接输入信号Vin和参考电压Vref，比较器的两端输入分别为所述DAC的输出电压V_DAC和由VDD电阻分压产生的内部共模电平V_CM，数字控制逻辑的输入端连接至所述比较器的输出端，通过获取采样的时间以及选择ADC的位数，输出模数转换结果，所述输出寄存器的输入端连接至所述数字控制逻辑的输出端，输出寄存器的第一输出端连接至所述DAC，第二输出端将转换信号进行输出。本发明巧妙的将MSB位的所有电容作为采样电容进行采样，输入电压被采样保存在DAC中，从而不需要额外的采样保持电路，大大减小了版图面积，并且可以调节分辨率，使ADC的速度和精度做到最优化。

技术领域

本发明涉及模数转换器领域，尤其涉及一种逐次逼近模数转换器。

背景技术

逐次逼近模数转换器SAR(Successive Approximation Register)，在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入模拟信号与其逐一比较，最终得到要输出的数字信号。传统SAR模数转换器的基本结构如图1所示，主要由DAC、比较器、输出寄存器、数字控制逻辑组成，其核心是DAC和比较器。R+C缩放类型DAC的组合原理图如图2所示。MSB位采用电荷按比例缩放子DAC，LSB位采用电压按比例缩放子DAC，这种DAC的优点是，MSB的精度更高并且LSB是单调的，因为对LSB来说，需要的容差更小，所以这种结构的整体性能较好。DAC的输出电压可以表示为：

然而，传统的SAR ADC需要额外的采样保持电路，导致了需要较大的电路版图面积；同时分辨率无法进行调节，即ADC的位数不可选择，从而无法适应不同的应用场合，对ADC的转换速度和精度做到最优化。

发明内容

本发明的目的在于克服现有技术的缺点与不足，提供一种新型的逐次逼近模数转换器。本发明公开的一种逐次逼近模数转换器，主要由DAC、比较器、输出寄存器、数字控制逻辑组成，输入信号Vin输入给DAC，而不是作为比较器的输入，比较器的两端输入分别为所述DAC的输出电压V_DAC和由VDD电阻分压产生的内部共模电平V_CM，数字控制逻辑通过获取采样的时间以及选择ADC的位数，输出模数转换结果。在采样时，巧妙的将MSB位的所有电容作为采样电容进行采样，输入电压被采样保存在DAC中，从而不需要额外的采样保持电路，大大减小了版图面积，并且可以调节分辨率，例如选择10位或者12位ADC，使ADC的速度和精度做到最优化。

为了实现上述目的，本发明采取的技术方案为：

一种逐次逼近模数转换器，包括：DAC、比较器、输出寄存器和数字控制逻辑，其中，所述DAC的输入端连接输入信号Vin和参考电压Vref，所述比较器的两端输入分别为所述DAC的输出电压V_DAC和由VDD电阻分压产生的内部共模电平V_CM，所述数字控制逻辑的输入端连接至所述比较器的输出端，通过获取采样的时间以及选择ADC的位数，输出模数转换结果，所述输出寄存器的输入端连接至所述数字控制逻辑的输出端，所述输出寄存器的第一输出端连接至所述DAC，第二输出端将转换信号进行输出。

进一步地，所述数字控制逻辑获取采样的时间具体为，通过SAMP<3:0>选择采样时间周期个数，采样的时间为(SAMP<3:0>+1)*T_CLK，其中T_CLK为ADC的时钟周期；

所述数字控制逻辑选择ADC的位数具体为，通过BIT_OPT选择ADC为10位还是12位，当BIT_OPT为高时，ADC为10位ADC，当BIT_OPT为低时，ADC为12位ADC。

进一步地，在所述比较器的正输入端和负输入端之间具有开关S_E，用于切换以使得比较器进入不同阶段。