[发明专利]基于异步控制的浮点数加法器和浮点数的相加方法

说明书

本发明涉及一种基于异步控制的浮点数加法器和浮点数相加方法，该加法器包括:对接移位模块、加法模块、规格化移位模块和多个异步控制模块；其中，对接移位模块用于对多个浮点数进行预处理，以使得多个浮点数的阶码相同；加法模块用于对经过对接移位模块预处理的多个浮点数的小数部分进行相加，以得到初始计算结果；规格化移位模块用于对初始计算结果进行移位，以得到规格化的最终计算结果；多个异步控制模块分别对应连接对接移位模块、加法模块和规格化移位模块，用于控制对接移位模块、加法模块和规格化移位模块运行的逻辑顺序。本发明的浮点数加法器能够有效地降低浮点数加法器的运行功耗，并极大的提升了浮点数加法器的运算速度。

技术领域

本发明涉及集成电路中浮点数的算术运算领域，尤其涉及一种基于异步控制的浮点数加法器和浮点数的相加方法。

背景技术

人类社会快速发展，进入了信息时代。而推动社会进入信息时代推力在于计算机的产生和快速发展。计算机产业的基础是集成电路产业，只有集成电路设计做的越小，速度做的越快，计算机所能做的工作便会越多，信息产业才能产生更多的可能。目前，工艺水平大幅度提高，微处理器的性能有了惊人的发展，微处理器也随之不断更新换代。

计算机的主要功能是在进行数值运算，数值运算的速度决定了计算的处理能力。随着人工智能以及大数据技术的快速发展，对计算机的计算能力进一步提出了要求。计算机不单单要进行快速的数据处理，也需要处理数值特别大的数据。数据的类型可以分为定点数以及浮点数，定点数所能表示的数据大小很有限，而且不能表示小数。而浮点数，可以灵活地表示更大范围、更高精度的实数。用浮点数替代定点数已经被广泛地使用在各种计算科学中。

传统的cpu(计算机处理器)在进行浮点数数据处理的时候，需要消耗大量的时间资源，而一款专用浮点数计算模块可以起到浮点数计算加速的目的。在所有的浮点数的计算中，55％的浮点数计算都在做浮点数加法，可见浮点数加法运算是使用频率最高的浮点数运算，浮点数加法器成为微处理器、现代信号处理系统中最重要的部分之一。

浮点数的设计来自于电子电气工程师协在1985年制定的IEEE-754二进制浮点数规范，这也是浮点数专用计算器的工业标准。如图1所示，是IEEE-754标准的单精度浮点数的位数图，其由32位二进制组成，用科学计数法的方式表示了一个由-1.2*10-38到+1.2*10-38、-3.4*1038到3.4*1038的数值。其中，s代表浮点数的符号位，e代表着浮点数的指数位，f代表着浮点数的小数部分。将浮点数转化为实数为，(-1)s*2(e-127)*1.f。f中记录的部分是小数部分，但是其个位部分始终为1。在进行加法运算中，要还原它的个位部分进行运算，因为还原后的值才是其真实值。

根据IEEE-754标准来说，设计浮点数加法器的算法，需要经过以下几个步骤。1、阶码相减；2、对阶移位；3、尾数相加减；4、规格化处理。在做浮点数加法的时候，就是在保证阶码部分相等的情况下，将浮点数的小数部分直接进行相加。最后再按照IEEE-754标准的规定对最后结果进行改造，使其符合标准规定，这也就是最后的规格化过程。保证阶码相等就是通过对阶操作进行的。但是，阶码的数值改变，为保证整体数值大小不变，需要小数部分进行移位。阶码加一后，小数部分(用二进制来表示)需要整体向右移动一位。对于而二进制来讲，整体向右移动一位相当于是数值大小变为原来的二分之一。价码加一，相当于整体乘了一个二，此消彼长正好抵消。最后规格化过程，也涉及到对小数部分的整体移位，因为其要保证小数部分的最高位为1。

传统的浮点数加法器的设计通常都是基于同步的设计的标准算法以及双通道算法。