[发明专利]一种基于非易失性内存计算的处理单元阵列及其计算方法

权利要求书

1.一种基于非易失性内存计算的处理单元阵列，其特征在于：包括一个指令译码器，用于对处理单元阵列的指令进行译码，一个非易失性存储器，用于存储所要处理的数据，非易失性存储器包括M×N个完全相同的子块，并构成一个M行、N列的阵列，每一子块拥有在阵列中的行地址R和列地址C，记为BlockR ,C，每一子块添加一个运算单元，组成一个处理单元；

运算单元包括一个2- 4译码器，两个寄存器A和B,一个算术逻辑单元，4组传输门阵列，其中，每组传输门阵列中传输门的个数与寄存器的位数、存储子块的数据位宽一致，运算单元中的4组传输门阵列分别记为TG1、TG2、TG3和TG4，所述TG1、TG2、TG3和TG4的输入端依次分别与所在处理单元中的存储子块BlockR, C、右侧相邻子块BlockR, C+1、下侧相邻子块BlockR+1,C、右下侧相邻子块BlockR+1, C+1的数据总线---相连，所述寄存器A的输入端与所在处理单元中TG1和TG3的输出端相连，所述寄存器B的输入端与所在处理单元中的TG1、TG2、TG3和TG4的输出端相连，所述寄存器A的输出端与算术逻辑单元的输入端相连，所述寄存器B的输出端与算术逻辑单元的另一个输入端相连；

所述指令译码器的控制信号包括算术逻辑单元的功能信号，用于选择算术逻辑单元的功能，其端口与处理单元阵列中所有算术逻辑单元的功能信号接口相连；所述2-4译码器的四种输入信号00、01、10、11分别对应四个输出信号线0、1、2、3，其特征在于，其0、1、2、3四个输出信号线依次分别与所在处理单元的TG1、TG2、TG3和TG4的控制端口一一连接；所述指令译码器的控制信号还包括所需处理的数据在子块中的地址信号，用于选择所要处理数据，其端口与处理单元阵列中所有子块的地址接口相连；所述指令译码器的控制信号还包括两位编码信号，用于选择操作数所在的存储子块，其端口与处理单元阵列中所有2-4译码器的输入端连接。

2.一种基于非易失性内存计算的处理单元阵列的计算方法，其特征在于：包括两个操作数和一个计算操作，其具体包括以下步骤：

第一步，指令译码器将第一个操作数的编码信号传输给所述处理单元阵列中所有2-4译码器，2-4译码器译码后输出信号至其所在处理单元中的四组传输门阵列，使其中一组且仅有一组传输门阵列打开，可以传输数据；

第二步，指令译码器将第一个操作数的地址信号传输至处理单元阵列中所有存储子块的地址接口，读出每个存储子块中对应位置存储的数据，经过其连接的打开的传输门阵列，分别存放至寄存器A中；

第三步，指令译码器将第二个操作数的编码信号传输给所述处理单元阵列中所有2-4译码器，2-4译码器译码后输出信号至其所在处理单元中的四组传输门阵列，使其中一组且仅有一组传输门阵列打开，可以传输数据；

第四步，指令译码器将第二个操作数的地址信号传输至处理单元阵列中所有存储子块的地址接口，读出每个存储子块中对应位置存储的数据，经过其连接的打开的传输门阵列，分别存放至寄存器B中；

第五步，指令译码器将功能信号传输至算术逻辑单元的功能信号接口，算术逻辑单元根据功能信号确定计算操作的类型，然后对寄存器A和B中的数进行对应类型的计算。