[发明专利]GRMFPGA互联线网延时的计算方法

说明书

本发明属于集成电路技术领域，具体为GRMFPGA互联线网延时的计算方法。本发明可以用于GRM FPGA在时序驱动布线过程中对电路时序的建模，从而动态地评估当前路径的延时。本发明考虑到GRM FPGA的开关结构和负载、线长等影响延时的因素，并结合时序驱动布线阶段对时序信息的精度和速度要求，对开关和互连线的延时进行建模计算。相比传统的Elmore延迟模型，它从不同角度考虑对时序影响的变量，有更为简洁的计算形式。该模型在保证精度符合布线程序要求的同时，以较快的速度给出当前时序分析的结果。

技术领域

本发明属于集成电路技术领域，具体涉及GRMFPGA互联线网延时的计算方法。

背景技术

本发明是关于GRM FPGA互联时序建模，可用于如GRMFPGA时序驱动布线等需要时序模型的场合，如在布线过程中用于计算线网延迟，从而选择不同的互联资源，控制优化方向。

目前学术界的研究主要集中在CB-SB FPGA，它的互连资源主要由传输管，三态buffer和互连线组成。以VTR为例，它在时序驱动布线中采用了Elmore时序模型，将互连资源抽象为RC树来计算延时。得益于较少的参数和简单的公式，这个模型非常适合在布线过程中动态地评估当前所选路径的延时。

与之相对的是GRM FPGA在工业界的大量应用。由于GRM FPGA和CB-SB FPGA在互连结构上的差异，在GRM FPGA中直接应用Elmore时序模型存在一些困难。由于GRM功能的需要，组成GRM的互连开关(MUX)的结构更加复杂。如果应用Elmore时序模型，它需要更多的参数进行描述，这意味着计算量增加，将增加布线过程中估计延时的运行时间，对于大容量FPGA来说，这是个亟待解决的问题。事实上基于CB-SB FPGA的时序模型研究重点在于互连线延时的估计。相关的工作包括根据曼哈顿距离或半周长来建立Elmore计算方程，而开关的延时被忽略。但是GRM FPGA中，相比于互连线，我们更应该关注互连开关的时序信息。

由此本发明提出了一种GRMFPGA互联时序建模方法，可用于如GRM FPGA时序驱动布线等需要时序模型的场合，使之在速度和精度上满足布线的要求。

参考文献：

[1] BETZ V, ROSE J, MARQUARDT A. Architecture and CAD for Deep-SubmicronFPGAS [J]. Springer International, 1999, 497；

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[3] Hung, Eddie, et al. A detailed delay path model for FPGAs. Field-Programmable Technology, 2009. FPT 2009. International Conference on. IEEE,2009；

[4] Fung, Ryan, Vaughn Betz, and William Chow. Slack allocation androuting to improve FPGA timing while repairing short-path violations. IEEETransactions on Computer-Aided Design of Integrated Circuits and Systems 27.4(2008): 686-697。

发明内容

本发明基于GRM FPGA，针对它的互连资源结构，提出一种GRMFPGA互联线网延时的计算方法。