[发明专利]一种检测闪存器件耦合率的器件及其制作方法在审
| 申请号： | 201811217623.9 | 申请日： | 2018-10-18 |
| 公开（公告）号： | CN109461669A | 公开（公告）日： | 2019-03-12 |
| 发明（设计）人： | 李娟娟;田志;陈昊瑜 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L21/66 | 分类号： | H01L21/66 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 智云 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 控制栅 浮栅 源区 浮栅器件 耦合率 测试 闪存器件 栅氧化层 种检测 衬底 刻蚀 隧穿 浮栅介质层 侧墙结构 浮栅结构 工艺过程 器件制作 浅槽隔离 闪存单元 最终结构 回刻蚀 引出端 源漏极 阱区域 硅金 去除 阱区 光照 制作 | ||
1.一种检测闪存器件耦合率的器件制作方法，其特征在于，包括下列步骤：
在衬底上形成浅槽隔离，以及闪存单元的有源区，所要测试的单个浮栅器件要引出的一侧结构的有源区，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；
在上述衬底上形成阱区；
在上述阱区域上方形成隧穿栅氧化层；
在上述隧穿栅氧化层上方形成浮栅；
对浮栅进行回刻蚀，增加耦合率；
在上述浮栅上方分别形成浮栅介质层，以及控制栅，所要测试的单个浮栅器件要引出的一侧结构的有源区上方的控制栅，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；
对控制栅进行刻蚀，同时刻蚀出浮栅引出端，在所要测试的单个浮栅器件要引出的一侧结构的有源区上方去除控制栅；
在上述结构上形成源漏极，以及侧墙结构；
随后完成硅金化以及后续其它工艺过程，形成最终结构。
2.根据权利要求1所述的检测闪存器件耦合率的器件制作方法，其特征在于，所述要测试的单个浮栅器件要引出的一侧结构的有源区的数量为1个以上。
3.根据权利要求1所述的检测闪存器件耦合率的器件制作方法，其特征在于，所述要测试的单个浮栅器件要引出的一侧结构上的控制栅的数量与其下方的有源区数量保持一致。
4.根据权利要求1所述的检测闪存器件耦合率的器件制作方法，其特征在于，所述控制栅的尺寸与其下方的有源区保持一致。
5.根据权利要求1所述的检测闪存器件耦合率的器件制作方法，其特征在于，所述浮栅引出端通过外围逻辑器件的栅极模板刻蚀出。
6.一种检测闪存器件耦合率的器件，其特征在于，包括：
半导体衬底；
浅槽隔离，以及闪存单元的有源区，和阱区，形成于所述半导体衬底上；
隧穿栅氧化层，形成于所述阱区上方；
浮栅，形成于所述隧穿栅氧化层上方，所述浮栅上方分别形成有浮栅介质层，以及控制栅；
浮栅引出端，通过刻蚀有源区上方的控制栅后形成，
其中，所要测试的单个浮栅器件要引出的一侧结构的有源区，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸。
7.根据权利要求6所述的检测闪存器件耦合率的器件，其特征在于，所述要测试的单个浮栅器件要引出的一侧结构的有源区的数量为1个以上。
8.根据权利要求6所述的检测闪存器件耦合率的器件，其特征在于，所述浮栅引出端通过外围逻辑器件的栅极模板刻蚀出。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
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