[发明专利]串行化器以及包括其的半导体系统

权利要求书

1.一种串行化器，包括：

数据触发电路，其适用于：基于具有预定相位差的多个时钟来锁存多个输入数据，以输出多个对齐数据和多个互补对齐数据；

混合多路复用电路，其适用于：输出基于下拉控制信号和上拉控制信号而被选择性控制的下拉信号和上拉信号，所述下拉控制信号通过移除所述对齐数据的输入负载而产生，所述上拉控制信号通过移除所述互补对齐数据的输入负载而产生；以及

输出驱动器，其适用于：输出与所述上拉信号和所述下拉信号相对应的串行数据。

2.根据权利要求1所述的串行化器，其中，所述混合多路复用电路包括：

静态逻辑单元，其适用于：通过移除所述对齐数据的所述输入负载来产生所述下拉控制信号，并且通过移除所述互补对齐数据的所述输入负载来产生所述上拉控制信号；以及

动态逻辑单元，其适用于：输出基于所述下拉控制信号和所述上拉控制信号而被选择性驱动的所述下拉信号和所述上拉信号。

3.根据权利要求2所述的串行化器，其中，当所述对齐数据的全部变成处于第一逻辑电平时，所述静态逻辑单元输出处于第一逻辑电平的所述下拉控制信号，以及

当所述互补对齐数据的全部变成处于所述第一逻辑电平时，所述静态逻辑单元输出处于所述第一逻辑电平的所述上拉控制信号。

4.根据权利要求2所述的串行化器，其中，所述静态逻辑单元包括：

多个第一逻辑门，其适用于：对所述对齐数据之中的两个相邻数据执行逻辑与非运算；

第二逻辑门，其适用于：通过对所述第一逻辑门的输出执行逻辑或非运算来输出所述下拉控制信号；

多个第三逻辑门，其适用于：对所述互补对齐数据之中的两个相邻数据执行逻辑与非运算；以及

第四逻辑门，其适用于：通过对所述第三逻辑门的输出执行逻辑或非运算来输出所述上拉控制信号。

5.根据权利要求2所述的串行化器，其中，所述动态逻辑单元包括：

第一驱动控制器，其适用于：基于所述下拉控制信号和所述上拉控制信号来驱动第一输出信号；

第一锁存器，其适用于：通过将所述第一输出信号反相并对其进行锁存来输出所述下拉信号；

第二驱动控制器，其适用于：基于所述下拉控制信号和所述上拉控制信号来驱动第二输出信号；以及

第二锁存器，其适用于：通过将所述第二输出信号反相并对其进行锁存来输出所述上拉信号。

6.根据权利要求5所述的串行化器，其中，所述第一驱动控制器包括：

第一上拉晶体管，其耦接在电源电压端子与输出所述第一输出信号的第一输出节点之间，并且通过栅极接收所述下拉控制信号；以及

第一下拉晶体管，其耦接在接地电压端子与所述第一输出节点之间，并且通过栅极接收所述上拉控制信号的反相信号。

7.根据权利要求5所述的串行化器，其中，所述第二驱动控制器包括：

第二上拉晶体管，其耦接在电源电压端子与输出所述第二输出信号的第二输出节点之间，并且通过栅极接收所述上拉控制信号；以及

第二下拉晶体管，其耦接在接地电压端子与所述第二输出节点之间，并且通过栅极接收所述下拉控制信号的反相信号。

8.根据权利要求1所述的串行化器，其中，所述时钟具有通过用360度除以输入数据的数量而获得的相位差，以及

所述数据触发电路基于所述时钟之中的相邻时钟来将所述输入数据差分放大，并且输出所述对齐数据和所述互补对齐数据。

9.根据权利要求8所述的串行化器，其中，所述数据触发电路在所述相邻时钟具有预定逻辑电平的第一区段中将所述输入数据差分放大并且输出所述对齐数据和所述互补对齐数据，以及

所述数据触发电路在不是所述第一区段的第二区段中将所述对齐数据和所述互补对齐数据预充电到第一逻辑电平。