[发明专利]半导体器件及其制造方法和测试方法

说明书

本发明涉及半导体技术领域，提出一种半导体器件、半导体器件的制造方法和测试方法。该半导体器件可以包括晶圆、划片道和多个时钟倍频电路；划片道相互垂直分布将晶圆分隔成若干芯片；多个时钟倍频电路设于划片道，其输出端与芯片连接。可以提供与芯片时钟频率一致的高频时钟，同时又不影响芯片的性能，功耗与面积；简化芯片的wafer级测试方案设计。

技术领域

本发明涉及半导体技术领域，尤其涉及半导体器件、半导体器件的制造方法和半导体器件的测试方法。

背景技术

在芯片生产出后，需要对晶圆上的芯片工作电气特性进行测试，看是否正常工作并满足设计要求。

在相关技术中，通常使用自动测试设备(Automatic Test Equipment，ATE)进行测试。但是，由于相关技术中自动测试设备时钟频率的上限很多时候无法达到芯片工作时钟频率，使得自动测试设备无法对晶圆上的die(单颗芯片)进行有效的测试。

因此，有必要设计一种新的半导体器件、半导体器件的制造方法、半导体器件的测试方法。

所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于克服上述现有技术中自动测试设备因提供时钟频率较低无法对晶圆中的die(单颗芯片)进行有效测试的不足，提供可以产生高频时钟信号对芯片有效地测量的半导体器件、半导体器件的制造方法和半导体器件的测试方法。

本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。

根据本发明的一个方面，一种半导体器件，包括：

晶圆；

划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；

时钟倍频电路，设于所述划片道内，其输出端与所述芯片连接。

在本公开的一种示例性实施例中，所述时钟倍频电路的时钟信号的频率大于或等于所述芯片工作时的时钟信号的频率。

在本公开的一种示例性实施例中，所述时钟倍频电路包括或非门电路或锁相环路。

在本公开的一种示例性实施例中，所述芯片包括DRAM芯片、NAND芯片或NOR芯片。

根据本公开的一个方面，提供一种半导体器件的制备方法，包括：

提供晶圆；

在所述晶圆上设置多个划片道，所述划片道相互垂直分布，将所述晶圆分隔成若干芯片；

在所述划片道内形成时钟倍频电路，所述时钟倍频电路的输出端与所述芯片连接。

在本公开的一种示例性实施例中，所述时钟倍频电路的时钟信号的频率大于或等于所述芯片工作时的时钟信号的频率。

在本公开的一种示例性实施例中，所述时钟倍频电路包括或非门电路或锁相环路。

在本公开的一种示例性实施例中，所述芯片包括DRAM芯片、NAND芯片或NOR芯片。

根据本公开的一个方面，提供一种半导体器件的测试方法，用于测试上述任意一项所述的半导体器件，包括：

将测试设备连接于所述时钟倍频电路的输入端，倍频电路的输出端连接至少一个芯片，对芯片进行测试。

在本公开的一种示例性实施例中，所述测试设备包括集成电路自动测试机。

由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：