[发明专利]半导体芯片的测试方法、装置及系统

说明书

本公开的实施例提出一种半导体芯片的测试方法、装置及系统。该半导体芯片的测试方法包括：产生目标测试数据；将所述目标测试数据写入半导体芯片的目标地址；读取所述目标地址的目标存储数据；根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数；若所述目标地址发生错误且发生错误的位数超过第一预设位，则判定所述目标地址的目标测试项测试失败；其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。

技术领域

本公开属于芯片测试技术领域，具体而言，涉及一种半导体芯片的测试方法、半导体芯片的测试装置、半导体芯片的测试系统、计算机可读存储介质及电子设备。

背景技术

相关技术中，由于存储器芯片的工艺原因，不能保证整个Memory Array(存储器阵列)在其生命周期中一直保持可靠的性能。

但是，如果存储器芯片的操作时序和电路稳定性不存在问题，出错的时候一般不会造成整个Block(存储块)/bank(存储堆)或是整组Page(存储页)不能读取或是全部出错，而是整组page或者IO(输入输出)中只有一个或几个比特(bit)出错。

因此，相关技术中可以采用ECC(Error Correcting Code，错误检查和纠正)电路来纠正存储器芯片内每个地址的1个bit的错误(error)或者识别2个bit的error。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

根据本公开的一个方面，提供一种半导体芯片的测试方法，包括：产生目标测试数据；将所述目标测试数据写入半导体芯片的目标地址；读取所述目标地址的目标存储数据；根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数；若所述目标地址发生错误且发生错误的位数超过第一预设位，则判定所述目标地址的目标测试项测试失败；其中，所述第一预设位为大于等于1的正整数；所述半导体芯片或者所述半导体芯片的控制器包括纠错电路，所述纠错电路用于纠正所述半导体芯片的所述目标地址的所述第一预设位的错误位。

在本公开的一种示例性实施例中，还包括：若所述目标地址未发生错误；或者，所述目标地址发生错误且发生错误的位数小于等于所述第一预设位，则判定所述目标地址的目标测试项测试通过。

在本公开的一种示例性实施例中，所述目标地址为多个；其中，所述方法还包括：若多个所述目标地址中存在至少一个目标地址的所述目标测试项测试失败，则判定所述半导体芯片的所述目标测试项测试失败；若多个所述目标地址中所有目标地址的所述目标测试项测试通过，则判定所述半导体芯片的所述目标测试项测试通过。

在本公开的一种示例性实施例中，所述目标测试数据包括第二预设位的目标原始数据和第三预设位的目标校验数据。

在本公开的一种示例性实施例中，根据所述目标测试数据和所述目标存储数据判断所述目标地址是否发生错误以及发生错误的位数，包括：将所述第二预设位的目标原始数据与所述目标存储数据相应位置的数据一一对比；若各位置的数据对比结果均一致，则判定所述目标地址未发生错误；若存在至少一个位置的数据对比结果不一致，则判定所述目标地址发生错误，并存储错误信息。

在本公开的一种示例性实施例中，所述错误信息包括发生错误的目标地址信息、错误位置信息以及错误位数信息。

在本公开的一种示例性实施例中，所述纠错电路为ECC电路，所述第一预设位为1比特，所述第二预设位为64比特，所述第三预设位为8比特。

在本公开的一种示例性实施例中，所述半导体芯片为存储器芯片。