[发明专利]非易失性存储装置、存储设备、训练数据线的方法

说明书

本申请提供了一种非易失性存储装置、存储设备和训练数据线的方法。所述存储设备包括多个非易失性存储装置；以及控制器，所述多个非易失性存储装置通过多条数据线共同连接到所述控制器，所述控制器被配置为通过对所述多个非易失性存储装置中的第一非易失性存储装置执行第一训练操作来检测第一偏移信息，所述控制器还被配置为基于所述第一偏移信息对所述多个非易失性存储装置中的第二非易失性存储装置执行第二训练操作。

相关申请的交叉引用

本申请要求于2017年10月23日向韩国知识产权局提交的韩国专利申请No.10-2017-0137417号的优先权，其公开内容通过引用整体并入本文。

技术领域

本发明构思的至少一些示例性实施例涉及半导体存储器，并且具体地，涉及非易失性存储装置、包括非易失性存储装置的存储设备、训练控制器与非易失性存储装置之间的数据输入和输出线的方法。

背景技术

随着用于制造半导体逻辑器件的技术的发展，半导体逻辑器件的功能得到改进。具体地，随着用作存储控制器的半导体逻辑器件的功能得到改进，正在开发并使用一个控制器控制多个半导体逻辑器件的系统。

控制器和存储器件彼此通过数据输入和输出线进行通信。可以执行用于提高在控制器与存储器件之间的通过数据输入和输出线的数据传输的可靠性的训练。该训练包括对准通过数据输入和输出线并行发送的多条数据的传输或到达定时。

当一个控制器控制多个存储器件时，一些存储设备可以共享数据输入和输出线。如果数据输入和输出线被共享，则不能同时训练存储器件，因此，顺序地对存储器件进行训练。在控制器顺序地训练存储器件的情况下，当控制器和存储器件在通电时进入就绪状态时可能发生延迟。

发明内容

根据本发明构思的至少一个示例性实施例，一种存储设备包括：多个非易失性存储装置；以及控制器，所述多个非易失性存储装置通过多条数据线共同连接到所述控制器，所述控制器被配置为通过对所述多个非易失性存储装置中的第一非易失性存储装置执行第一训练操作来检测第一偏移信息，并且所述控制器还被配置为基于所述第一偏移信息对所述多个非易失性存储装置中的第二非易失性存储装置执行第二训练操作。

根据本发明构思的至少一个示例性实施例，一种非易失性存储装置，包括：存储单元阵列，所述存储单元阵列包括多个存储块；输入-输出电路，所述输入-输出电路被配置为通过数据线接收要写入所述存储单元阵列的数据以及通过所述数据线将从所述存储单元阵列读取的数据位输出到外部设备；以及控制逻辑电路，其中，所述控制逻辑电路被配置为控制所述输入-输出电路：存储通过所述数据线接收到的偏移信息，基于所述偏移信息来设置由所述输入-输出电路应用到由所述输入-输出电路通过所述数据线输出的数据位的第一延迟，以及在调整所述第一延迟时执行包括输出数据位的第一训练操作。

根据本发明构思的至少一个示例性实施例，一种训练控制器与多个非易失性存储装置之间的数据线的方法包括：通过在所述控制器处对所述多个非易失性存储装置中的第一非易失性存储装置执行第一训练操作，来检测第一偏移信息；根据所述第一偏移信息来调整所述控制器与所述第一非易失性存储装置之间的数据传输的延迟；在所述控制器处基于所述第一偏移信息对所述多个非易失性存储装置中的第二非易失性存储装置执行第二训练操作，以检测第二偏移信息；以及根据所述第二偏移信息来调整所述控制器与所述第二非易失性存储装置之间的数据传输的延迟。

附图说明

参照附图，通过详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更加明显。本附图旨在描绘本发明构思的示例性实施例，并且不应当被解释为限制权利要求的预期范围。除非明确说明，否则本附图不应当被视为按比例绘制的附图。

图1是示出了根据本发明构思的至少一些示例性实施例的存储设备的框图。

图2是示出了根据本发明构思的至少一些示例性实施例的非易失性存储装置的框图。