[发明专利]基于分块并行容错结构的3D堆叠图像传感器

权利要求书

1.一种基于分块并行容错结构的3D堆叠图像传感器，其特征是，像素阵列以2像素*2像素小单元的形式分块，每个小单元的中心通过微凸金属块μbump连接到信号线上，不同的信号线连接到下层不同的模数转换器ADC上，每个ADC再经由各自的硅通孔TSV通路连接到图像处理模块ISP层中。

2.如权利要求1所述的基于分块并行容错结构的3D堆叠图像传感器，其特征是，进一步具体地，每块像素小单元所在的两行像素由ADC层上的三个行ADC读出，这三个行ADC位于ADC层的同一行，在这两行像素中，连续三个像素小单元通过不同的信号线分别连接到三个行ADC上，即每隔两个像素小单元连接到同一条信号线上，不同的信号线连接到不同的ADC上；像素阵列为大面阵的时候，位于同一行的ADC读取四行像素的信息，即第一行的ADC读取第一行第二行和第七行第八行的像素，第二行的ADC读取第三行第四行和第九行第十行的像素，第三行的ADC读取第五行第六行和第十一行第十二行的像素，其余行以此类推。