[发明专利]一种通用化的FPGA配置系统及方法与重配置系统及方法

权利要求书

1.一种通用化的FPGA配置系统，其特征在于，包括外部存储单元、FPGA配置单元和FPGA群；其中：

外部存储单元用于配置数据的存储；

FPGA配置单元用于访问外部存储单元，并将获取的配置数据送至FPGA群；

FPGA群由若干片FPGA组成，用于接收配置数据，并执行配置功能。

2.根据权利要求1所述通用化的FPGA配置系统，其特征在于，所述FPGA配置单元包括FPGA配置控制模块和配置监测模块；其中：

FPGA配置控制模块用于配置控制时序的产生；

配置监测模块用于配置过程中对FPGA工作状态的实时监测，并判断FPGA的功能状态。

3.一种通用化的FPGA重配置系统，其特征在于，包括外部存储单元、FPGA重配置单元和FPGA群；其中：

外部存储单元用于重配置数据的存储；

FPGA重配置单元用于访问外部存储单元，并将获取的重配置数据送至FPGA群；

FPGA群由若干片FPGA组成，用于接收重配置数据，并执行重配置功能。

4.根据权利要求3所述通用化的FPGA重配置系统，其特征在于，所述FPGA重配置单元包括FPGA重配置控制模块、配置监测模块和重配置定时器模块；其中：

FPGA重配置控制模块用于重配置控制时序的产生；

配置监测模块用于重配置过程中对FPGA工作状态的实时监测，并判断FPGA的功能状态；

重配置定时器模块用于使FPGA周期性的执行重配置功能。

5.一种通用化的FPGA配置方法，其特征在于，包括以下步骤：

步骤1：进行FPGA群上电初始化，通过第一控制状态机产生PROG_B复位控制信号，构建成FPGA上电初始时序，通过FPGA配置单元将上电初始时序输出到FPGA群的控制端口，使FPGA群执行初始化功能，最终使FPGA群进入初始化完成等待状态；

步骤2：通过第一控制状态机控制片选、读写、时钟及数据信号的产生，得到配置控制时序，通过FPGA配置单元将配置控制时序输出到FPGA群的控制端口，使FPGA群执行配置功能；

步骤3：通过配置监测模块对FPGA群的完成指示及初始化信号进行监测，若完成指示信号拉高且初始化信号维持为高，则配置成功；若完成指示信号未拉高或初始化信号不为高，则配置未成功，返回步骤1重新开始新一轮配置，尝试三次后仍未成功，则由配监测置模块将配置失败信息提交给FPGA配置系统，最终传输到系统外。

6.根据权利要求5所述通用化的FPGA配置方法，其特征在于，所述通过第一控制状态机控制片选、读写、时钟及数据信号的产生，得到配置控制时序的具体方法为：

空状态完成状态清除功能，有配置操作转入时，依次进行，转入loadstart状态开始选中需要配置的目标FPGA，转入loadrst1再转入loadrst2完成对FPGA的初始化，进入loadprepare状态完成控制信号的准备，进入loaddata状态产生配置时钟和数据，同时监测配置是否完成，最终转回空状态。

7.一种通用化的FPGA重配置方法，其特征在于，包括以下步骤：

步骤a：进行FPGA群的去同步和同步控制，通过第二控制状态机对片选和读写信号进行控制，产生FPGA去同步和同步控制时序，通过FPGA重配置单元将FPGA去同步和同步时序输出到FPGA群的控制端口，使FPGA群进入重配置准备就绪状态；

步骤b：通过第二控制状态机控制片选、读写、时钟及数据信号的产生，得到重配置控制时序，通过FPGA重配置单元将重配置控制时序输出到FPGA群的控制端口，使FPGA群执行重配置功能；

步骤c：通过配置监测模块对FPGA群的完成指示及初始化信号进行监测，若完成指示信号拉高且初始化信号维持为高，则配置成功；若完成指示信号未拉高或初始化信号不为高，则重配置失败，返回步骤a重新开始新一轮重配置，尝试三次后仍未成功，则由配置监测模块将重配置失败信息提交给FPGA重配置系统，最终传输到系统外。

8.根据权利要求7所述通用化的FPGA重配置方法，其特征在于，所述通过第二控制状态机控制片选、读写、时钟及数据信号的产生，得到重配置控制时序的具体方法为：

空状态完成状态清除功能，有重配置操作转入时，依次进行，转入scrubtimer状态开起重配置计时，转入scrubstart开始选中需要重配置的FPGA，转入scrubinit1再转入scrubinit2完成对FPGA的去同步和同步控制，进入scrubiprepare状态完成控制信号的准备，进入scrubdata状态产生重配置时钟和数据，同时监测重配置是否完成，最终转回空状态。