[发明专利]一种累加数字序列的方法和装置

说明书

本申请提供了一种累加数字序列的方法和装置，应用于包括两个累加器的累加装置上，该方法包括：针对任一待累加二进制数字序列，将序列中的每个数值拆分为低位和高位两个数值；低位数值的位宽为预设值W；将序列中的每个数值拆分后的低位数值输入第一累加器进行逐个累加；将序列中的每个数值拆分后的高位数值输入第二累加器进行逐个累加；当通过第一累加器和第二累加器将该序列中的所有数值累加结束后，将第一累加器的累加结果作为低W位，第二累加器的累加结果作为高位进行合并，将合并后的数值作为所述序列的累加值。该方法能够有效提高累加器的时钟速率，且减少累加器的资源消耗。

技术领域

本发明涉及工程技术领域，特别涉及一种累加数字序列的方法和装置。

背景技术

在工程技术算法中，经常需要对一个数字序列进行累加运算，当序列中参与累加的数字个数较多时，用于实现该累加运算的累加器的比特位数会很宽，带来的后果就是该累加器的组合逻辑级数增多，电路延时增加，时钟速率降低，这成为系统设计的一个瓶颈。

传统的实现方法是分为两种情况：

第一种，如果系统允许累加器可以运行在低时钟速率下，那么就使用一个位数很宽的二进制累加器来实现。

当一个位数很宽的二进制累加器运行在低时钟速率下时，如果后续系统功能需要提高累加的速度，那么就必须依靠提升时钟速率来实现，但该累加器并不能运行在高时钟速率下，这种方法可能会给后续的功能升级带来困难。

第二种，如果系统要求累加器运行在高时钟速率下时，那么就把数字序列进行分组，每组使用一个累加器进行分组累加来实现，最后再把每组的累加值加在一起得到最终的结果，累加器的个数与数字序列的长度有关。

在高时钟速率下，把数字序列进行分组，每组会占用一个累加器，当数字序列的长度很长时，使用的累加器也会大大增加，所以这种方法会增加累加器的资源消耗，当设计中需要较多的累加运算时，对于逻辑资源受限的器件来说，将会成为可编程器件实现的瓶颈。

发明内容

有鉴于此，本申请提供一种累加数字序列的方法和装置，能够有效提高累加器的时钟速率，且减少累加器的资源消耗。

为解决上述技术问题，本申请的技术方案是这样实现的：

一种累加数字序列的方法，应用于包括两个累加器的累加装置上，该方法包括：

针对任一待累加二进制数字序列，将序列中的每个数值拆分为低位和高位两个数值；低位数值的位宽为预设值W；

将序列中的每个数值拆分后的低位数值输入第一累加器进行逐个累加；将序列中的每个数值拆分后的高位数值输入第二累加器进行逐个累加；

当通过第一累加器和第二累加器将该序列中的所有数值累加结束后，将第一累加器的累加结果作为低W位，第二累加器的累加结果作为高位进行合并，将合并后的数值作为所述序列的累加值。

一种累加数字序列的装置，该装置包括：拆分单元、第一累加器、第二累加器和组合单元；

所述拆分单元，用于针对任一待累加二进制数字序列，将序列中的每个数值拆分为低位和高位两个数值；低位数值的位宽为预设值W；将序列中的每个数值拆分后的低位数值输入第一累加器；将序列中的每个数值拆分后的高位数值输入第二累加器；

所述第一累加器，用于将所述拆分单元输入的数值进行逐个累加；

所述第二累加器，用于将所述拆分单元输入的数值进行逐个累加；

所述组合单元，用于当通过所述第一累加器和所述第二累加器将该序列中的所有数值累加结束后，将所述第一累加器的累加结果作为低W位，所述第二累加器的累加结果作为高位进行合并，将合并后的数值作为所述序列的累加值。