[发明专利]半导体器件有效
申请号: | 201811237850.8 | 申请日: | 2012-08-29 |
公开(公告)号: | CN109584933B | 公开(公告)日: | 2023-07-25 |
发明(设计)人: | 小川大也;伊藤孝;友枝光弘 | 申请(专利权)人: | 瑞萨电子株式会社 |
主分类号: | G11C16/06 | 分类号: | G11C16/06;G11C16/02 |
代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 陈伟;王娟娟 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体器件 | ||
在半导体器件所具备的非易失性存储器装置(4)中,在基于带间隧穿方式进行的数据擦除时,当满足电荷泵电路(52)的输出电压(VUCP)恢复至规定的基准电压这一条件,以及从开始对擦除对象的存储器单元(MC)供给升压电压(VUCP)起经过了规定的基准时间这一条件时,结束对擦除对象的存储器单元(MC)供给升压电压。
本发明申请是国际申请日为2012年08月29日、国际申请号为PCT/JP2012/071822、进入中国国家阶段的国家申请号为201280074152.5、发明名称为“半导体器件”的发明申请的分案申请。
技术领域
本发明涉及具有能够电重写的非易失性存储器装置的半导体器件,例如,适合应用于通过带间隧穿电流擦除数据的方式的非易失性存储器装置。
背景技术
在闪速存储器等具有能够电重写的非易失性存储器装置的半导体器件中,存在伴随非易失性存储器装置的容量增加,程序(写入)时间增大的倾向。
日本特开2006-351166号公报(专利文献1)公开了用于使该程序时间缩短的技术。具体来讲,该文献的闪速存储器装置包括控制逻辑、高电压产生电路和信号产生电路。控制逻辑,在程序区间时,产生通知向字线供给程序电压的第1标志信号。高电压产生电路产生向字线供给的程序电压,在程序区间时,产生通知程序电压已恢复至目标电压的第2标志信号。信号产生电路响应于第1和第2标志信号而产生程序执行结束信号。当生成程序执行结束信号时,控制逻辑使第1标志信号非激活,以使程序区间结束。
现有技术文献
专利文献
专利文献1:日本特开2006-351166号公报
发明内容
发明想要解决的技术问题
但是,在如利用了带间隧穿的擦除方式那样在擦除时流过存储器单元的电流(擦除电流)比较大的情况下,因与电荷泵电路的电流供给能力的兼顾,能够同时进行擦除的存储器单元数量受到制限。因此,通常,存储器阵列被分割为多个块,在擦除时按每个块对共用的源极线施加高电压。
另一方面,因存储器单元、擦除块、半导体器件、制造工艺等的偏差的原因,擦除电流的大小存在偏差。存在当考虑这些偏差(具有余量)来使擦除电流的大小、擦除执行时间的设定最优化时,擦除时间增大,或者擦除时间的缩短困难的问题。
其它的课题和新的特征,根据本说明书的记载和附图变得明确。
用于解决技术课题的技术方案
在一实施方式的半导体器件中,在基于带间隧穿方式进行的数据擦除时,当满足电荷泵电路的输出电压恢复至规定的基准电压这一条件,以及从开始对擦除对象的存储器单元供给升压电压起经过了规定的基准时间这一条件时,结束对擦除对象的存储器单元供给升压电压。
发明效果
根据上述的一实施方式,能够使对各存储器单元的源极施加脉冲电压的施加时间与以往相比最优化,能够缩短擦除时间。
附图说明
图1是表示实施方式1的半导体器件的构成的框图。
图2A是示意地表示存储器单元的构成的截面图。
图2B是表示存储器单元的电路图符号的图。
图3A是表示程序脉冲施加动作时的状态的图。
图3B是表示擦除脉冲施加动作时的状态的图。
图3C是表示读取动作时的状态的图。
图3D是表示程序验证动作时的状态的图。
图4是表示图1的非易失性存储器装置的整体构成的框图。
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