[发明专利]半导体功率器件的并行测试方法

权利要求书

1.半导体功率器件的并行测试方法，其用于在封装测试工序中，通过芯片封装测试装置对整条引线框架上的半导体功率器件进行并行测试，其中，

所述半导体功率器件是分布在所述引线框架上的已模封成型的封装单元；

所述芯片封装测试装置包括测试头（100）、测试支架（110）、和操作机台（111），其中，所述测试头（100）包括接触电路板（101）、主控电路板（102）、TIB测试资源接口板（103）、可编程负载加载板（104）、和探针接触装置（105），所述主控电路板（102）还包括DCS集成模块电路板（106）和开关控制模块（108），所述测试支架（110）用于支承和固定所述测试头（100），并保证所述操作机台（111）与所述测试头（100）之间的相对定位，所述操作机台（111）包括条式芯片托盘（112）；

所述探针接触装置（105）包括多个探针（1051）和托架（1052），其中，所述探针（1051）装配在所述托架（1052）上；

所述接触电路板（101）具有与所述引线框架上的所有封装单元的所有芯片引脚同时电性连接的铜箔印刷电路接触点；

其特征在于：所述并行测试方法包括以下步骤：

预切筋步骤S1：将每个所述封装单元的部分芯片引脚与所述引线框架切割分离，且每个封装单元的另一部分芯片引脚与所述引线框架保持相连；

芯片固定步骤S2：将所述引线框架固定安装在所述操作机台（111）的条式芯片托盘（112）上；

所述探针（1051）排列步骤S3：将所述探针接触装置（105）的多个所述探针（1051）组成探针阵列，所述探针（1051）之间的间隔尺寸与所述引线框架上的封装单元的芯片引脚之间的间隔尺寸在横向和纵向上相匹配，并且使每个所述探针（1051）的第二端部与所述接触电路板（101）的相应的铜箔印刷电路接触点电性连接；

回路建立步骤S3：所述探针（1051）采用平台接触方式，且与所述封装单元的芯片引脚电性相连，从而，所述引线框架上的所有封装单元的所有芯片引脚与相应的所述探针（1051）的第一端部电性连接，进而为所述引线框架上的每个所述半导体功率器件建立测试回路，在所述测试头（100）中，每个所述半导体功率器件的测试回路对应一个测试站；

器件分组步骤S4：将已建立测试回路的所述测试站分成两组：A组测试站和B组测试站，其中，所述A组测试站的序号为奇数，其等于（2×I-1），所述B组测试站的序号为偶数，其等于（2×I），且I≥1；

并行测试步骤S5：所述开关控制模块（108）的开关控制位按乒乓测试模式控制所述A组测试站处于待测试状态，所述测试头（100）对在所述A组测试站上的半导体功率器件进行并行测试；在完成A组测试后，所述开关控制模块（108）的开关控制位按乒乓测试模式控制所述B组测试站处于待测试状态，所述测试头（100）对在所述B组测试站上的半导体功率器件进行并行测试。

2.根据权利要求1所述的半导体功率器件的并行测试方法，其特征在于：所述器件分组步骤S4还包括如下子步骤：

小组划分子步骤S21：根据所述半导体功率器件所需的测试电流或测试电压的大小、和所述测试头（100）能够承受的最大电流或电压，分别将所述A组测试站和所述B组测试站各分成M小组，每小组有N个测试站，其中，所述A组测试站的序号为奇数，其等于2（i+j×N）-1，所述B组测试站的序号为偶数，其等于2（i+j×N），其中，I=（i+j×N），i为测试站序号，j为小组序号，且1≤i≤N，0≤j≤M，M≥0，N≥1；

替代所述并行测试步骤S5，按如下步骤进行并行测试：

小组并行测试步骤S22：所述开关控制模块（108）的开关控制位按顺序测试模式控制所述测试头（100）测试每个小组的半导体功率器件，并且，在每个小组内，所述开关控制模块（108）的开关控制位按乒乓测试模式分别并行测试小组内的属于A组的所述半导体功率器件和属于B组的所述半导体功率器件。

3.根据权利要求2所述的半导体功率器件的并行测试方法，其特征在于：在使用大电流测试所述半导体功率器件的情形下，所述探针接触装置（105）为所述半导体功率器件的每个大电流管脚提供确定数量的所述探针（1051），形成组合所述探针（1051），并通过所述组合所述探针（1051）接触所述大电流管脚。