[发明专利]瞬态电压抑制器

说明书

本发明公开了一种瞬态电压抑制器，包括一连接第一节点的重掺杂基板、一形成于重掺杂基板上的第一掺杂层、一形成于第一掺杂层上的第二掺杂层、形成于第二掺杂层中的第一重掺杂区与第二重掺杂区以及多个形成于重掺杂基板中以作为电性隔离的沟槽。其中，第一重掺杂区与第二重掺杂区共同连接一第二节点，沟槽的深度不小于第一掺杂层的深度。重掺杂基板、第二掺杂层、以及第二重掺杂区为第一半导体型。第一掺杂层与第一重掺杂区为第二半导体型。本发明可将pn接面成功地控制于元件的表面底下，由此降低瞬态电压抑制器的接面电容值。

技术领域

本发明有关于一种瞬态电压抑制器，特别是藉由将接面埋入于表面底下以降低输入电容的瞬态电压抑制器。

背景技术

随着现今科技的快速发展，集成电路(integrated circuit，IC)已被广泛地应用于各类电子元件中。然而，在这些电子元件于测试、组装、以及操作过程中，常会遭遇到静电放电(Electro Static discharge，ESD)的问题，进而对其内部的集成电路造成相当的损伤及威胁。一般而言，已知静电放电属于集成电路的芯片与外部物体之间电荷释放与移转的一种现象，由于短时间内大量电荷的移转，将引发过高能量的释放，当这些过多的能量超过芯片所能承受的范围，则会对于芯片造成其电路功能暂时性的失效或形成永久的损伤。为了降低此等静电放电问题的发生，在芯片的制造过程中可使用一静电消除腕带(wriststrap)或防静电布料(anti-static clothing)，不过当芯片在不同的环境或条件下使用时，其好发于芯片与外部物体间的静电放电现象，仍无法因此被轻易地消弭。有鉴于此，为了提供一更佳的静电防护效果，直接在电路中设置有静电防护元件以作为放电路径，为现今一较佳的做法，藉此也可提升集成电路整体的可靠度与使用寿命。

请参考图1所示，其为现有技术对核心电路进行静电防护的示意图，如图1所示，静电防护元件1为本领域具通常知识者，在设计集成电路的布局时相当重要的存在，其可用以防止一被保护元件2免于遭受静电放电事件。此类被保护元件2例如可为易被静电放电事件所破坏的核心电路。在现有技术中，现有资料已有许多相关的文献，皆有公开瞬态电压抑制器(transient voltage suppressors，TVS)为一种相当常见可用以进行静电防护的元件，举例来说：美国专利US 2018/0047717公开一种静电放电防护装置与其制造方法，值得注意的是，该专利在其ESD装置的元件表面上使用一磷硅玻璃层(phospho-silicate-glass，PSG)作为第一层金属前介电质(Pre-Metal Dielectric,PMD)，基于此磷硅玻璃层中的掺杂物会在表面产生有向外扩散的现象(out diffusion)，将使得元件表面的接面电容值(junction capacitance)剧烈地增加，由此大大影响了元件的特性。

发明内容

为解决现有技术存在的问题，本发明的一目的在于提出一种创新的瞬时电压抑制器。藉由本发明的设计，本发明所公开的瞬态电压抑制器结构，其pn接面(pn junction)可被成功地控制于元件的表面底下，缘是，即可有效地降低元件的接面电容值，同时将瞬时电压抑制器结构的特性维持地较佳而不受影响。

为达到本发明的发明目的，本发明公开一种瞬态电压抑制器，包括：一具有第一半导体型的重掺杂基板、一具有第二半导体型的第一掺杂层、一具有第一半导体型的第二掺杂层、一具有第二半导体型的第一重掺杂区、一具有第一半导体型的第二重掺杂区、以及多个设置于该重掺杂基板中的沟槽。

其中，重掺杂基板电性连接于一第一节点。第一掺杂层形成于重掺杂基板上，第二掺杂层形成于第一掺杂层上。第二掺杂层中形成有该第一重掺杂区与第二重掺杂区，且第一重掺杂区与第二重掺杂区共同连接于一第二节点。多个沟槽形成于重掺杂基板中，且每一个沟槽的深度不小于第一掺杂层的深度。第一重掺杂区与第二重掺杂区之间设置有至少一沟槽，以作为电性隔离。

根据本发明的一实施例，其中当该第一半导体型为N型时，该第二半导体型为P型，且该第一节点与该第二节点各自为一输入输出接脚与一接地端。