[发明专利]一种应用于锁相环频率综合器的高速宽带除法链

权利要求书

1.一种应用于锁相环频率综合器的高速宽带除法链，包括依次级联的1个RLEHS 2/3分频器和多个LDP2/3分频器，其中，输入时钟信号输入RLEHS 2/3分频器时钟输入端，依次经过RLEHS 2/3分频器和多个LDP2/3分频器后输出输出时钟信号；其特征在于：

所述RLEHS 2/3分频器由第一D触发器(1011)、第二D触发器(1012)、第一2输入与门(1013)及3输入与门(1014)构成，其中，第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端F_in，第一D触发器和第二D触发器的端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端，第一D触发器端作为分频器的输出端F_out，第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Mod_in、3输入与门的输出端连接第二D触发器的D端，第二D触发器的Q端悬空；

所述LDP 2/3分频器由第三D触发器(1021)、第四D触发器(1022)、第二2输入与门(1023)、第三2输入与门(1024)及2输入与非门(1025)构成，其中，第三D触发器和第四D触发器的CLK端相连、且作为分频器的时钟输入端F_in，第三D触发器端和2输入与非门的输出端分别连接所述第二2输入与门的两个输入端、第二2输入与门的输出端连接第三D触发器的D端，第三D触发器端作为分频器的输出端F_out，第三D触发器的Q端连接所述第三2输入与门的一个输入端、第三2输入与门的另一个输入端作为内部控制信号输入端Mod_in、第三2输入与门的输出端连接第四D触发器的D端，第四D触发器的端悬空，第四D触发器的Q端连接所述2输入与非门的一个输入端，2输入与非门的另一个输入端作为分频比数字控制信号输入端P；

所述第四D触发器(1022)为TSPC D触发器，所述TSPC D由第一PMOS管M₁、第二PMOS管M₂、第三PMOS管M₃、第一NMOS管M₄、第二NMOS管M₅、第三NMOS管M₆及第四NMOS管M₇构成，其中，所述第一PMOS管M₁、第二PMOS管M₂、第三PMOS管M₃的源极均接电源V_DD，所述第三PMOS管M₃、第一NMOS管M₄、第三NMOS管M₆的栅极连接CLK端，第二NMOS管M₅、第三NMOS管M₆、第四NMOS管M₇的漏极均接地，所述第一PMOS管M₁的栅极与第二NMOS管M₅的栅极相连、且作为D端，所述第一NMOS管M₄的源极与第二NMOS管M₅的漏极相连，所述第三PMOS管M₃的漏极与第四NMOS管M₇的漏极相连、且经过反向器后作为Q端，所述第一PMOS管M₁的漏极、第一NMOS管M₄的漏极及第二PMOS管M₂的栅极相连，所述第二PMOS管M₂的漏极、第三NMOS管M₆的漏极与第四NMOS管M₇的栅极相连、且作为内部控制信号输出端Mod_out。