[发明专利]一种基于芯片的自校准同步外部脉冲的方法

说明书

本发明公开了一种基于芯片的自校准同步外部脉冲的方法，通过如下步骤完成校准：步骤一：通过脉冲发生器输出校准脉冲；步骤二：监测步骤一中的校准脉冲，监测结果为上升沿或者下降沿；步骤三：根据步骤二的监测结果对芯片内部的第一定时器和第二定时器进行执行事件。本发明的优点：将时钟同步的微秒误差提升到纳秒级别，更加适合高效率同步的应用；并且在时钟同步上采用了闭环回路的自校准模式，能够进行实时的微秒级同步误差消除。

技术领域

本发明涉及芯片领域，特别涉及一种基于芯片的自校准同步外部脉冲的方法。

背景技术

基站的调度通讯的射频信号切换单位是1毫秒，在搭建模拟多用户射频信号切换平台时，采用的芯片以基站输出的10毫秒脉冲作为芯片的校准时钟信号，在芯片获取了10毫秒脉冲上升沿再进行内部时钟校准时，通过示波器比对10 毫秒脉冲和内部定时器响应到GPIO引脚的高电平存在4-5微秒的延时。这种延时会导致基站射频信号的切换产生较大的误码率。

发明内容

本发明要解决的技术问题是提供一种能够有效降低芯片响应延时的基于芯片的自校准同步外部脉冲的方法。

为了解决上述技术问题，本发明的技术方案为：一种基于芯片的自校准同步外部脉冲的方法，通过如下步骤完成校准：

步骤一：通过脉冲发生器输出校准脉冲，所述校准脉冲的周期为T，所述T 为大于等于2的自然数；

步骤二：监测步骤一中的校准脉冲，监测结果为上升沿或者下降沿；

步骤三：根据步骤二的监测结果对芯片内部的第一定时器和第二定时器进行执行事件，所述第一定时器的周期为t，所述t为大于1小于等于T的自然数，所述第二定时器的周期为1毫秒；

执行事件被设置为，当检测为上升沿时，则进入上升沿中断事件，初始化并启动第一定时器，通过第一定时器中断初始化第二定时器的起始计数值为Nt，所述t为大于0的自然数，启动第二定时器，在第二定时器中切换GPIO输出引脚的高低电平；

当检测到为下降沿时，则触发边沿检测中断的下降沿事件，读取当前第二定时器对应的起始计数值Qt，若Qt＝0，则同步完成；若Qt≠0，则下一次第二定时器起始计数值Nt+1＝Nt+M-Qt；其中，0≤Nt≤M，所述M＝G*5*10^-3-1，所述G 为芯片刷新频率；

步骤四：重复步骤一至步骤三实现校准。

进一步的，所述步骤三后还包括校准结果监测步骤，将芯片内部的响应校准脉冲的高电平时间与校准脉冲波产生时间进行对比，得到校准结果。

进一步的，当校准结果小于40纳秒时结束循环。

进一步的，所述校准脉冲的占空比为0.1。

采用上述技术方案，将时钟同步的微秒误差提升到纳秒级别，更加适合高效率同步的应用；并且在时钟同步上采用了闭环回路的自校准模式，能够进行实时的微秒级同步误差消除。

附图说明

图1为本发明的方法流程图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。

参看图1，本具体实施方式披露了一种基于芯片的自校准同步外部脉冲的方法，通过如下步骤完成校准：

步骤一：通过脉冲发生器输出校准脉冲，所述校准脉冲的周期为T，所述T 为大于等于2的自然数；

步骤二：监测步骤一中的校准脉冲，监测结果为上升沿或者下降沿；