[发明专利]用于复数乘法的装置和方法

说明书

本申请公开了用于复数乘法的装置和方法。本发明的实施例是处理器，包括执行电路，用于响应于经解码的指令来计算第一复数与第二复数的复数乘法的结果。计算包括用于计算结果的实部的第一项和结果的虚部的第一项的第一操作。计算还包括用于计算结果的实部的第二项和结果的虚部的第二项的第二操作。处理器还包括解码器、第一源寄存器和第二源寄存器。解码器用于对指令解码以生成经解码的指令。第一源寄存器用于提供第一复数，并且第二源寄存器用于提供第二复数。

技术领域

本发明的实施例一般涉及计算机处理器的领域。更具体地，实施例涉及用于复数乘法的装置和方法。

背景技术

指令集或指令集架构(ISA)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器以供执行的指令——而不是微指令或微操作——即，该微指令或微操作是处理器的解码器解码宏指令的结果。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可以共享公共指令集。例如，奔腾4(Pentium 4)处理器、酷睿^TM(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器实现几乎相同版本的x86指令集(具有已随更新的版本加入的一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用公知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(例如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)和引退寄存器堆)的一个或多个动态分配的物理寄存器。除非另外指定，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于规定给定微架构中的寄存器(例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。

附图说明

在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：

图1A-1B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图1A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；

图1B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图；

图2A是图示根据本发明的实施例的示例性专用向量友好指令格式的框图；

图2B是图示根据本发明的一个实施例的构成完整操作码字段174的具有专用向量友好指令格式200的字段的框图；

图2C是图示根据本发明的一个实施例的构成寄存器索引字段144的具有专用向量友好指令格式200的字段的框图；

图2D是图示根据本发明的一个实施例的构成扩充操作字段150的具有专用向量友好指令格式200的字段的框图；

图3是根据本发明的一个实施例的寄存器架构300的框图；

图4A是图示根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图4B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图；