[发明专利]浮栅存储器件及其控制方法、3D存储器件与2D存储器件

说明书

本申请公开了一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件，该浮栅存储器件包括：浮栅；控制栅，位于浮栅上方；夹在浮栅与控制栅之间的第一介质层；半导体衬底；第二介质层，夹在浮栅与半导体衬底之间；以及源区与漏区，位于半导体衬底中，并位于浮栅两侧。其中，第一介质层的材料包括铁电材料，在浮栅存储器件的初始状态下，第一介质层进行一次性负电压预处理以使浮栅与控制栅之间的电容变为负值，使得该电容与浮栅存储器件的总电容之比大于1，从而减小了施加在控制栅的栅极电压，降低了存储器件的工作电压。

技术领域

本发明涉及半导体技术领域，更具体地，涉及一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高，现已经开发出二维结构的存储器件(即，2D存储器件)和三维结构的存储器件(即，3D存储器件)。

存储器件的存储单元主要包括浮栅与控制栅，浮栅利用控制栅接收到的栅极电压产生感应电压，实现编程/擦除操作。然而，在现有技术中，浮栅与控制栅之间的电容与存储器件的总电容之比<1，导致在存储器件产生感应电压的过程中会损失一部分电压，因此，需要在控制栅施加较大的栅极电压来保证存储器件的正常工作，存在高压器件能耗高、成本高的问题。

鉴于上述问题，希望提供一种存储器件与控制方法，可以通过在控制栅上外加较小的电压，在浮栅中产生较大的电压，实现电压放大，用低电压驱动实现存储操作，从而降低能耗、减少成本。

发明内容

鉴于上述问题，本发明的目的在于提供一种浮栅存储器件及其控制方法、3D存储器件与2D存储器件，通过初始状态的存储器件中的第一介质层或栅介质层进行负电压预处理，以将浮栅与控制栅之间的电容变为负值，使得电压耦合系数大于1，从而减小了施加在控制栅的栅极电压，降低了工作电压。

根据本发明的第一方面，提供了一种浮栅存储器件，包括：半导体衬底；第二介质层，所述第二介质层位于所述半导体衬底上方；浮栅，位于所述第二介质层上方；第一介质层，位于所述浮栅上方；控制栅，位于所述第一介质层上方；源区与漏区，位于所述半导体衬底中，并位于所述浮栅两侧，所述浮栅与所述控制栅之间的电容为负值，使得所述电容与所述浮栅存储器件的总电容之比大于1。

优选地，所述第一介质层的材料包括铁电材料。

优选地，对所述第一介质层进行一次性负电压预处理，以使所述浮栅与所述控制栅之间的电容为负值。

优选地，还包括位于所述半导体衬底上并至少围绕所述浮栅第三介质层。

优选地，还包括：字线，与所述控制栅接触，用于提供栅极电压；源线，与所述源区接触，用于提供源极电压；以及位线，与所述漏区接触，用于提供漏极电压。

优选地，所述铁电材料包括二氧化铪或硅掺杂的二氧化铪。

根据本发明的第二方面，提供了一种浮栅存储器件的控制方法，包括：控制栅接收栅极电压；位于半导体衬底上方的浮栅根据所述栅极电压产生感应电压；所述浮栅根据所述感应电压控制电子；以及对位于浮栅之上的第一介质层进行预处理以使所述浮栅与所述控制栅之间的电容变为负值，使得该电容与所述浮栅存储器件的总电容之比大于1，其中，所述控制栅位于所述第一介质层上方。

优选地，所述对第一介质层进行预处理是进行一次性负电压预处理。

优选地，所述浮栅根据所述感应电压控制电子为控制电子穿过位于浮栅和半导体衬底之间的第二介质层进出所述浮栅。

优选地，通过以下公式计算所述所述浮栅与所述控制栅之间的电容与所述浮栅存储器件的总电容之比：

Coupling Ratio＝C1/(C1+C_others)