[发明专利]一种用于处理器间双口RAM通信的中断系统

说明书

本发明提供了一种用于处理器间双口RAM通信的中断系统，当处理器1和处理器2间通过双口RAM通信时，用于传输中断的FIFO，该FIFO通过FIFO芯片或通过可编程逻辑实现；处理器1通过并行总线连接FIFO的数据写入端口，处理器2通过并行总线连接FIFO的数据读出端口，同时将FIFO的空指示信号EMPTY连接处理器2的外部中断输入端口。本发明提高了处理器间双口RAM通信的实时性，保证中断传递的可靠性和高效性，同时可实现中断共享。

技术领域

本发明涉及嵌入式系统设计技术领域，尤其是一种用于双口RAM通信的中断系统。

背景技术

双口RAM通信是嵌入式系统处理器间数据交互常用的通信手段，其通信方式不受专用协议约束，定制化程度高，对底层硬件资源要求低，并行传输方式保证了一定通信的带宽，同时其数据缓存机制可降低通信双方处理器运行的同步要求，保证通信数据的可靠性。因此。目前在机载设备中，双口RAM通信是嵌入式处理器间基于印制板互联的常用数据通信内总线。

在双口RAM通信中，采用软件周期查询的方式在实时性方面存在较大的缺陷，因此需要设计中断传输机制。传统处理器间中断采用通用离散量接口传递，这种方式在连续多中断传输时，可靠性和效率方面存在缺陷，因此如何设计一种可靠、高效的中断传输机制，是我们迫切需要研究的课题。

发明内容

为了克服现有技术的不足，本发明提供一种用于处理器间双口RAM通信的中断系统。本发明的目的是提供一种用于处理器间双口RAM通信的中断设计，以提高双口RAM通信的实时性和可靠性。为实现上述目的，本发明可基于专用的FIFO芯片实现，也可在可编程逻辑中通过标准硬件编程语言完成。

本发明解决其技术问题所采用的技术方案是：

所述的用于处理器间双口RAM通信的中断系统，当处理器1和处理器2间通过双口RAM通信时，处理器1和处理器2之间存在用于传输中断的FIFO，该FIFO通过FIFO芯片或通过可编程逻辑实现；处理器1通过并行总线连接FIFO的数据写入端口，处理器2通过并行总线连接FIFO的数据读出端口，同时将FIFO的空指示信号EMPTY连接处理器2的外部中断输入端口。

处理器1和处理器2间通过双口RAM通信，当处理器1需要向处理器2传输不同通道的通信数据时，将数据块写入到双口RAM中数据块对应地址中，然后将代表该地址的中断向量写入到FIFO中，FIFO中一旦被写入数据，空指示信号EMPTY无效，该信号触发处理器2的外部中断，处理器2进入中断服务程序后读取FIFO中的中断向量，并根据中断向量从双口RAM中对应地址读取数据，完成中断处理，由于FIFO中的数据被读出，空指示信号EMPTY有效，处理器2的中断自动撤销。

本发明的有益效果在于提高了处理器间双口RAM通信的实时性，保证中断传递的可靠性和高效性，同时可实现中断共享。

附图说明

图1是本发明基于FIFO的中断设计框图。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

本发明的一种用于处理器间双口RAM通信的中断系统，当处理器1和处理器2间通过双口RAM通信时，处理器1和处理器2之间存在用于传输中断的FIFO，该FIFO可通过FIFO芯片或通过可编程逻辑实现；处理器1通过并行总线连接FIFO的数据写入端口，处理器2通过并行总线连接FIFO的数据读出端口，同时将FIFO的空指示信号EMPTY连接处理器2的外部中断输入端口。