[发明专利]一种MCU时钟切换电路

说明书

本发明公开了时钟切换技术领域的一种MCU时钟切换电路，包括第一或非门和第二或非门，所述第一或非门的输出端接第一D触发器的D端，所述第一D触发器的Q端接第三或非门的第一输入端，所述第三或非门的输出端接第二D触发器的D端，所述第二D触发器的Q端接第一与非门的第一输入端，该种MCU时钟切换电路，设计合理，可以根据需要关闭未选择的振荡模块，有利于降低电路的功耗。若新的时钟源还未起振，则不会进行切换，不会产生因为新时钟源未正常起振造成的电路工作异常。时钟切换时不会产生小于新时钟周期的毛刺，利于程序的平稳运行。

技术领域

本发明涉及时钟切换技术领域，具体为一种MCU时钟切换电路。

背景技术

目前针对不同时钟源切换的时钟切换电路，部分选用多路选择器切换，会造成时钟切换过程中产生窄脉冲，造成电路工作异常，更可能出现新时钟还未正常起振，就已切换的情况，导致电路不工作；部分选用延迟切换信号有效时间的方式，来避免产生窄脉冲，但也可能出现新时钟还未正常起振，就已切换的情况；其余现有的时钟切换方式也都不能保证新时钟源已起振后再切换。因此，为了保证时钟切换时电路工作不停止，需要切换前后的两种时钟源都保持振荡开启状态，增大了电路的功耗。为了解决时钟振荡常开增大功耗，新时钟源未起振导致电路工作停止和时钟源切换产生小于新时钟周期毛刺的问题，我们提出了一种MCU时钟切换电路。

发明内容

本发明的目的在于提供一种MCU时钟切换电路，以解决上述背景技术中提出的因为新时钟源未正常起振造成的电路工作异常，增大电路的功耗，以及在时钟切换时产生小于新时钟周期的毛刺的问题。

为实现上述目的，本发明提供如下技术方案：一种MCU时钟切换电路，包括第一或非门和第二或非门，所述第一或非门的输出端接第一D触发器的D端，所述第一D触发器的CL端接第一非门的输出端，所述第一D触发器的Q端接第三或非门的第一输入端，所述第三或非门的输出端接第二D触发器的D端，所述第二D触发器的Q端接第一与非门的第一输入端，所述第一与非门的输出端接第二与非门的第一输入端，所述第二或非门的输出端接第三D触发器的D端，所述第二或非门的第二输入端与第一或非门的第一输入端并接，所述第二或非门的第一输入端接第一D触发器的Q端，所述第三D触发器的CL端接第二非门的输出端，所述第三D触发器的Q端接第一或非门的第二输入端，所述第三D触发器的Q端接第四或非门的第一输入端，所述第四或非门的第二输入端接第二D触发器的Q端，所述第四或非门的输出端接第四D触发器的D端，所述第四D触发器的Q端接第三与非门的第一输入端，所述第四D触发器的Q端接第三或非门的第二输入端，所述第三与非门的输出端接第二与非门的第二输入端。

优选的，所述第二或非门的第二输入端与第一或非门的第一输入端接MCMO时钟信号。

优选的，所述第二D触发器的CL端、第一与非门的第二输入端和第二非门的输入端接FIH时钟信号。

优选的，所述第四D触发器的CL端、第三与非门的第二输入端和第一非门的输入端接FMX时钟信号。

与现有技术相比，本发明的有益效果是：该种MCU时钟切换电路，设计合理，可以根据需要关闭未选择的振荡模块，有利于降低电路的功耗。若新的时钟源还未起振，则不会进行切换，不会产生因为新时钟源未正常起振造成的电路工作异常。时钟切换时不会产生小于新时钟周期的毛刺，利于程序的平稳运行。

附图说明

图1为本发明电路图；

图2为本发明电路波形图。

图中：1第一或非门、2第二或非门、3第一D触发器、4第三或非门、5第二D触发器、6第一与非门、7第二与非门、8第三D触发器、9第四或非门、10第四D触发器、11第三与非门、12第二非门、13第一非门。

具体实施方式