[发明专利]一种基于忆阻器阵列的神经网络突触觉结构

说明书

本发明提出一种基于忆阻器的神经网络突触阵列电路，用于连接神经网络中前一层神经元与后一层神经元；该电路包括突触阵列，突触阵列包括n*m个突触结构，每个突触结构由一个肖基特二极管和一个忆阻器件串联而成；肖基特二极管的阳极作为突触结构的输入端，肖基特二极管的阴极与忆阻器件的输入端相连，忆阻器件的输出端作为突触结构的输出端；位于同一行的m个突触结构的输入端相连，作为本行突触阵列的输入端；而位于同一列的n个突触结构的输出端相连，作为本列突触阵列的输出端；所述突触阵列共有n个输入端和m个输出端。本发明能够防止忆阻器电路在信息处理过程中发生多路漏电流现象；且能够根据实际输入信号的规模和特点进行扩展和改变。

技术领域

本发明涉及忆阻器技术领域，尤其是一种基于忆阻器的神经网络突触阵列电路。

背景技术

忆阻器目前主要是用来作为存储器进行读写和使用，但是在忆阻器处理运算信息的方面仍然存在着应用实践的缺陷，比如：集成困难、成品率低、成本高昂等。在实际上使用忆阻器交叉阵列结构(Cross-bar)时，有个必须解决的关键问题-漏电流，漏电流是有益电路中不按照期望路径流动的电流，并且随着阵列规模的进一步扩大，漏电流也会增加，由此限制了忆阻器的规模，已有的忆阻器和CMOS结合的1T1M结构虽能够解决漏电流问题，但因其实现工艺复杂，工业制备时间长，这对于研究忆阻器处理信息技术方面存在着巨大的成本耗费和时间投入。

发明内容

发明目的：针对现有技术中忆阻器阵列制备成本高、难度大、不易扩展，且存在忆阻器漏电流现象的技术问题，本发明提出一种基于忆阻器的神经网络突触阵列电路。

技术方案：为实现上述技术效果，本发明提出的技术方案为：

一种基于忆阻器的神经网络突触阵列电路，所述电路用于连接神经网络中前一层神经元与后一层神经元；所述电路包括突触阵列，突触阵列包括n*m个突触结构，其中，n为突触阵列的行数，m为突触阵列的列数；每个突触结构由一个肖基特二极管和一个忆阻器件串联而成；同一个突触结构中，肖基特二极管的阳极作为突触结构的输入端，肖基特二极管的阴极与忆阻器件的输入端相连，忆阻器件的输出端作为突触结构的输出端；

位于同一行的m个突触结构的输入端相连，作为本行突触阵列的输入端；而位于同一列的n个突触结构的输出端相连，作为本列突触阵列的输出端；所述突触阵列共有n个输入端和m个输出端。

进一步的，所述电路还包括m个运算放大器，m个运算放大器的输入端分别与突触阵列的m个输出端相连，运算放大器的输出结果即为相应列的输出结果。

进一步的，所述突触阵列的输出信号为：

V_out＝V_in＊w

其中，V_out为输出信号矩阵，V_out＝[V_out1，V_out2，…，V_OUTm]，V_outi为突触阵列第j列的输出信号，j∈[1，2，…，n]；V_in为突触阵列的输入信号矩阵，V_in＝[V_in1，V_in2，…，V_inn]，V_inj为突触阵列第i行的输入信号，i∈[1，2，…，m]；w为突触阵列的权值系数矩阵，w＝[w_ij]_m×n，w_ij为突触阵列中第i行的第j个突触结构所提供的权值系数，其中，R_x为第j列所连接的运算放大器的等效电阻，R_Mij为突触阵列中第i行的第j个突触结构中忆阻器件的等效电阻。

有益效果：与现有技术相比，本发明具有以下优势：