[发明专利]多栅极半导体装置和其形成方法

说明书

本揭露涉及多栅极半导体装置和其形成方法。一种多栅极半导体结构，其包含多个纳米线、放置在所述多个纳米线上方的栅极结构和在所述多个纳米线的各者的两端处的源极/漏极结构。所述源极/漏极结构包含导体，且所述导体的底面低于所述多个纳米线。

技术领域

本揭露涉及多栅极半导体装置和其形成方法。

背景技术

随着半导体行业在追求更高装置密度、更高性能和更低成本中开发愈来愈小纳米级产品和工艺，按比例缩小制造和设计两者的挑战已导致三维设计的开发，例如多栅极场效晶体管(FET)，其包含鳍式FET(FinFET)和环绕式栅极(GAA)FET。在FinFET中，栅极电极定位成邻近于沟道区的三个侧表面，其中栅极介电层插置于其之间。因为栅极结构在三个侧上围绕鳍片，因此晶体管本质上具有控制通过鳍片或沟道区的电流的三个栅极。然而，第四侧(沟道区的底部部分)定位成远离栅极电极且因此并不在紧密栅极控制之下。与FinFET相比，GAA FET包含一布置，其中沟道区的所有侧表面由栅极电极包围，从而容许沟道区中的更完全空乏且导致更陡次阈值电流摆动(SS)和更小漏极引发阻障降低(DIBL)的更小短沟道效应。

虽然现有GAA FET装置和制造GAA FET装置的方法已大体上适用于其预期目的，但此些装置和方法尚未在所有方面中完全令人满意。

发明内容

本发明的一实施例涉及一种多栅极半导体结构，其包括：多个纳米线；栅极结构，其放置于所述多个纳米线上方；源极/漏极结构，其在所述多个纳米线的各者的两端处，其中所述源极/漏极结构包括半导体层、金属部分和金属硅化物层，其中所述金属部分的底表面低于所述多个纳米线。

本发明的一实施例涉及一种多栅极半导体装置，其包括：多个第一纳米线和多个第二纳米线；放置于所述多个第一纳米线上方的第一栅极结构和放置于所述多个第二纳米线的第一部分上方的第二栅极结构；第一源极/漏极结构，其放置在所述多个第一纳米线的各者的两端处，所述第一源极/漏极结构包括导体，放置在所述导体的一部分的底部和侧壁周围的第一半导体层和放置在所述导体与所述第一半导体层之间的第一金属硅化物层；和第二源极/漏极结构，其放置于所述第二纳米线的所述第一部分的各者的两端处，所述第二源极/漏极结构包括所述多个第二纳米线的第二部分、放置在所述第二纳米线的所述第二部分上方的第二金属硅化物层和放置在所述第二金属硅化物层与所述第二纳米线的所述第二部分之间的第二半导体层。

本发明的一实施例涉及一种用于形成多栅极半导体装置的方法，其包括：接纳包括至少一第一鳍状结构和第二鳍状结构的衬底；在所述第一鳍状结构的一部分和所述第二鳍状结构的一部分上方放置虚设栅极结构；去除透过所述虚设栅极结构暴露的所述第一鳍状结构的部分以在所述衬底中形成至少一第一凹槽；在所述第一凹槽中形成第一半导体层；在所述衬底上方放置介电结构；去除所述虚设栅极结构的一部分以在所述介电结构中形成第一栅极沟槽；在所述第一栅极沟槽中形成多个第一纳米线和第一栅极结构；去除所述介电结构的一部分以形成暴露所述第一半导体层的第一开口；在所述第一半导体层上方形成第一金属硅化物层；和放置金属层以填充所述第一开口，其中所述第一开口中的所述金属层的底部低于所述多个第一纳米线。

附图说明

当结合附图阅读时，从以下实施方式最佳理解本揭露的方面。应注意，根据行业中的标准实践，各种装置不按比例绘制。实际上，为清晰论述，各种装置的尺寸可任意增大或减小。

图1展示表示根据本揭露的方面的用于形成多栅极半导体结构的方法的流程图。

图2展示表示根据本揭露的方面的用于形成多栅极半导体结构的方法的流程图。

图3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A和15A说明在根据本揭露的一或多个实施例的方面构建的各个制造阶段的多栅极半导体装置。