[发明专利]一种主备竞争的方法、装置、设备和储存介质在审
申请号: | 201811280969.3 | 申请日: | 2018-10-30 |
公开(公告)号: | CN109408297A | 公开(公告)日: | 2019-03-01 |
发明(设计)人: | 成丕晶 | 申请(专利权)人: | 北京东土军悦科技有限公司 |
主分类号: | G06F11/20 | 分类号: | G06F11/20 |
代理公司: | 北京品源专利代理有限公司 11332 | 代理人: | 孟金喆 |
地址: | 100041 北京市石*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 主备竞争 预设电平 板卡 储存介质 设备启动 备用板 卡槽位 主用板 对端 电平类型 启动异常 设备上电 输出信号 输出 配置 用板 | ||
1.一种主备竞争的方法,其特征在于,包括:
设备上电启动,板卡判断获取到的主备竞争输入信号的电平类型;其中,所述主备竞争输入信号由对端板卡输出;
当所述主备竞争输入信号为第一预设电平,配置自身为主用板卡,向对端板卡输出第二预设电平的所述主备竞争输出信号;
当所述主备竞争输入信号为第二预设电平,配置自身为备用板卡。
2.根据权利要求1所述的主备竞争的方法,其特征在于,所述设备上电启动,板卡判断获取到的主备竞争输入信号的电平类型包括:
设备上电启动,所述板卡中配置的逻辑FPGA芯片启动完成后,进入主备待选模式;其中,所述逻辑FPGA芯片中用于输出主备竞争输出信号的输出端与对端板卡中配置的逻辑FPGA芯片中用于接收主备竞争输入信号的输入端相连;
所述板卡中配置的CPU启动完成后,向与其相连的所述逻辑FPGA芯片发送主备竞争触发信号;
当所述逻辑FPGA芯片接收到所述主备竞争触发信号,判断其输入端获取到的所述主备竞争输入信号的电平类型。
3.根据权利要求2所述的主备竞争的方法,其特征在于,所述当所述主备竞争输入信号为第一预设电平,配置自身为主用板卡,向对端板卡输出第二预设电平的所述主备竞争输出信号,包括:
当所述逻辑FPGA芯片获取到的所述主备竞争输入信号为第一预设电平,配置所述板卡为主用板卡,并向对端板卡中配置的FPGA芯片发送第二预设电平的主备竞争输出信号。
4.根据权利要求3所述的主备竞争的方法,其特征在于,所述当所述主备竞争输入信号为第二预设电平,配置自身为备用板卡,包括:
当所述逻辑FPGA芯片获取到的所述主备竞争输入信号为第二预设电平,配置所述板卡为备用板卡。
5.根据权利要求1所述的主备竞争的方法,其特征在于,所述设备上电启动,板卡判断获取到的主备竞争输入信号的电平类型包括:
设备上电启动,所述板卡获取预设主用状态信息;
当所述板卡获取到预设主用状态信息,判断获取到的主备竞争输入信号的电平类型;
当所述板卡未获取到预设主用状态信息,在预设延时时间后,判断获取到的主备竞争输入信号的电平类型。
6.根据权利要求5所述的主备竞争的方法,其特征在于,所述设备上电启动,所述板卡获取预设主用状态信息,包括:
设备上电启动,所述板卡中配置的逻辑FPGA芯片启动完成后,进入主备待选模式;
所述板卡中配置的CPU启动完成后,获取所述预设主用状态信息。
7.根据权利要求6所述的主备竞争的方法,其特征在于,所述当所述板卡获取到预设主用状态信息,判断获取到的主备竞争输入信号的电平类型,包括:
当所述板卡中配置的CPU获取到所述预设主用状态信息,向与其相连的所述逻辑FPGA芯片发送主备竞争触发信号;其中,所述逻辑FPGA芯片中用于输出主备竞争输出信号的输出端与对端板卡中配置的逻辑FPGA芯片中用于接收主备竞争输入信号的输入端相连;
当所述逻辑FPGA芯片接收到所述主备竞争触发信号,判断其输入端获取到的所述主备竞争输入信号的电平类型;
所述当所述板卡未获取到预设主用状态信息,在预设延时时间后,判断获取到的主备竞争输入信号的电平类型,包括:
当所述板卡中配置的CPU未获取到所述预设主用状态信息,在预设延时时间后,向与其相连的所述逻辑FPGA芯片发送主备竞争触发信号;
当所述逻辑FPGA芯片接收到所述主备竞争触发信号,判断其输入端获取到的所述主备竞争输入信号的电平类型。
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