[发明专利]处置半精度操作数的系统、方法和装置

说明书

本申请公开了处置半精度操作数的系统、方法和装置。本文中详述的实现方式包括但不限于一种装置，该装置具有指令执行电路和寄存器，该指令执行电路用于执行经解码的指令，该经解码的指令具有利用半精度浮点数据的至少一个操作数，该寄存器用于存储与利用半精度浮点数据的至少一个操作数有关的控制信息，其中该控制信息用于指定指令的执行的下溢操作何时将被转储清除为零以及指令的非正规输入何时将被归零。

技术领域

本发明的领域总体上涉及计算机处理器架构，更具体地涉及使用半精度浮点(FP16)值的处理。

背景技术

存在可由处理器利用的许多不同的数据类型。这些数据类型包括标量值和浮点值。一些处理器对多个浮点数据类型操作：半精度浮点、单精度浮点、双精度浮点和扩展型双精度浮点。在大部分实例中，用于这些数据类型的数据格式直接对应于用于二进制浮点算术的电气和电子工程师学会(IEEE)标准754中指定的格式。

附图说明

在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：

图1A图示具有与半精度浮点有关的字段的控制和状态寄存器的实施例。

图1B图示具有与半精度浮点有关的字段的控制和状态寄存器的实施例。

图2图示用于执行具有非正规(denormal)输入半精度数据元素的指令的装置的实施例。

图3图示用于执行使用半精度数据元素的、具有下溢(underflow)结果的指令的装置的实施例。

图4图示用于执行使用半精度数据元素的、具有非正规输入和下溢结果的指令的装置的实施例。

图5图示用于处理具有半精度数据的指令的方法的实施例。

图6是根据本发明的一个实施例的寄存器架构的框图；

图7A是图示根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图；

图7B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；

图8A-图8B图示更具体的示例性有序核架构的框图，该核将是芯片中的多个逻辑块(包括相同类型和/或不同类型的其他核)中的一个；

图9是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形的处理器的框图；

图10-图13是示例性计算机架构的框图；以及

图14是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在以下描述中，陈述了多个具体细节。然而，应当理解，可在没有这些特定细节的情况下实践本发明的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。