[发明专利]一种基于ISERDES和并行FIR滤波的高速信号预处理方法

权利要求书

1.一种基于ISERDES和并行FIR滤波的高速信号预处理方法，其特征在于，包含以下步骤：

S1、对高速ADC输出的采样率为f_s的数据进行ISERDES串转并处理，转换为L路采样率均为f_s/L的低速信号，进入S2；

S2、将L路低速信号进行并行正交变换，每一路低速信号均处理为包含I、Q分量的零中频信号，进入S3；

S3、应用并行FIR滤波方法对S2生成的零中频信号进行滤波，将其中的镜频分量滤除，进入S4；

S4、将并行FIR滤波后的信号进行同相合成相加，得到L路采样率均为f_s/L的基带信号。

2.如权利要求1所述的一种基于ISERDES和并行FIR滤波的高速信号预处理方法，其特征在于，所述的步骤S1中：

利用FPGA内部ISERDES资源对ADC高速采样信号进行串并转换，ISERDES的输入信号可以为串行DDR信号或者串行SDR信号，在串并转换过程中ISERDES需要两个时钟，一个为串行信号同步时钟DCLK，在输入信号为DDR信号时，时钟频率为采样率f_s的一半即f_s/2，在输入信号为SDR信号时，时钟频率等于采样率f_s，另一个为串并转换后并行信号的同步时钟FCLK，时钟频率为采样率的L分之一即f_s/L；

在ISERDES串并转换的过程中，可以开启ADC采样的测试模式，用以验证串并转换后数据的有效性，如果出现串并转换后数据与ADC实际输出数据不符的情况，可以通过IODELAY逻辑资源对DCLK时钟进行延时，记录下来数据由无效进入有效时的延时节拍C₁，及数据由有效进入无效时的延时节拍C₂，最终将(C₁+C₂)/2值送入IODELAY的延时节拍接口；

串并转换后第i路并行信号的数学表达式为

S_i(n)＝S(nL+i)

式中：S(n)为串行采样信号，i＝0,1,...,L，L为串并转换后的并行路数。

3.如权利要求1所述的基于ISERDES和并行FIR滤波的高速信号预处理方法，其特征在于，所述的步骤S2中，

假设采样率为f_s串行信号的正交变换本振信号的同相分量和正交分量分别为

I(n)＝cos(2πf_L0n/f_s)

Q(n)＝sin(2πf_L0n/f_s)

则并行化后第i路并行信号的正交变换本振信号的同相分量和正交分量分别为

I_i(n)＝I(nL+i)

＝cos(2πf_L0(nL+i)/f_s)

Q_i(n)＝I(nL+i)

＝sin(2πf_L0(nL+i)/f_s)

式中：i＝0,1,...,L；

并行正交变换后第i路并行信号的同相分量X_I_i(n)与正交分量X_Q_i(n)分别为

X_I_i(n)＝S_i(n)*I_i(n)

X_Q_i(n)＝S_i(n)*Q_i(n)。